modelsim教程使用第8章ModelSim进行设计仿真

荐大家只对一种语言仿真。常见的版本分为XE和SE两种，版本更新很快，目前版本为5.8版本，该版本支持VHDL的2002标准以及的入地，还是参考附带的文档。在ht 找到深入的，在该页面上以后，会在电子邮件中收到发过来的，根据邮件地址和登陆后，会有一些高级和使用要点（ApplicationNotes）。5.7SE版本内部划分为更细的版本编号，从5.7aSE5.7gSE等等。读者可以选择任一版本。另外，如果 话，你需要编译Xilinx的一些库文件，这些库文件包括unisim、simprim、xilin aim、pls、cpld等，有了这些库文件，可以在ISE中生成设计的行为仿真（将设计转换为具体的方法在ISE的使用一章中有较为详细的介绍，可以参阅具体的章节。同时，也可以使用的XE（XilinxEdition）版本，由于该版本是Xilinx版，其中自然就集成了Xilinx的各种库文件，使用时就不需要考虑库文件方面的问题了。对于ISE不同版本集成了不同版本的，虽然是集成，还是需要单独进行安装的。对于ISE6.1版本配套的XE版本为5.7cXE。在本节中将介绍5.7的安装，Xilinx仿真库的设置等方面的内容,不同的版本XE版本时，会出现选择是否是免费的Starter版本，如果不想可以选择该选项，其实，Starter版本足够完成我们遇见的设计仿真。若你连在互联网上，可以申请License文件，选取开始->程序 XEII5.7c->SubmitLicenseRequest，会打开一个网页，如果你在Xilinx上未，可以先，已经的话先登录，会出现另一界面，显示你的信息，点 RequestInstructions，会打开一个文本文件，安装要求填写并发到指定的邮箱即可，但这种方法又是很难得到回应。得到License文件后，再点击开始->程序->XEII5.7c->LicensingWizard，指定License文件即可。对于非XE版本的的各个版本可以从互联网上到，的只是License文件，的地址为ht 表格后可以得到一个小时的时间，读者在首页上点击Evaluations来得到评估版本的Flexlm方法，Flexlm（FlexibleLicenseManager）是由Globetrotter公司发明的软件加密方法，Globetrotter公司向软件厂商相关开发软件，软件厂商把此加密程序集成到自己的软件中，该方法是目前最为流行的EDA软件加密方法，已被80%以上的EDA软件公司所采用，该方法可以锁定机器的硬盘号，网，使用日License.dat文件可以看到如下内容：FEATURExe-startermodeltech2004.121-jan-00uncounted HOSTID=DISK_SERIAL_NUM=c61e85a是厂商标识；2004.12是版本标记，可以是时间，也可以是版本号；1-jan-00为过期时间，如果是permanent或0，表示永不过期，这里的00就表示不过期；uncounted表示使用人数限制；9C0FA6415C 是根据以上条件和Flexlm加密算法计算出的；HOSTID=DISK_SERIAL_NUM=c61e85a表示运行机器的特征，可以指定运行机器的硬盘号、网卡物理地址以及加密狗等，这里指定的是机器的硬盘号，只有硬盘号为c61e85a时才可以使用。不像有些EDA软件需要专门的管理工具来管理License，大多数EDA软件是需要管理工具来管理的，如PADS、ActiveHDL等等，这些软件安装时会有安装LicenseServer的选项，管理工具可以在控制面板里的FLEXlmLicenseManager进行设置。对于只需要在环境变量里指明license文件的位置即可，运行加入如下一行:SETLM_LICENSE_FILE=c:\flexlm\license.dat，如果在一台机器上安装了多个这种的EDA软件，可以用分号隔开多个license文件，如:SETLM_LICENSE_FILE=c:\flexlm\license1.dat; Win2000NT操作系统下,直接在系统环境变量中设定这些参数。具体方法是在我的电脑上点击右键，选择属性，点击高级，点击环境变量，再新建一个变量，变量名为LM_LICENSE_FILE，变量值为license文件的存放地址。32WINDOWS98/NT/ME/2000/XP；LE32位LINUXSE版本为全功能版本，支持32位操作系统AIX,HP-UX,LINUX+SOLARIS,WINDOWS98/NT/ME/2000/XP64位操作系统AIX,LINUX(ITANIUM-2),HP-UX,SOLARIS，以及HP-UX,LINUX等平台。菜单和介以XEI5.7c明菜单和，读者有程序>EII5.7>或点821下面一行为菜单栏；再下面为；左半部分为工作区（okp，在其中可以通过当及管部窗其现提（anipt过习一定要学会使用命令行方式来操作，常用图8-2-1界标题过点击标题栏的图标（或Alt键＋SpaceBar空格键）可以对窗口进行诸如改变窗口大小、移动窗口位置、关闭窗口之类的操作，这些与Windows完全相同。菜单标题栏下方为菜单栏。菜单栏有八个菜单项，分别是:File（文件、Edit（编辑、文件菜单通常包含了对工程及文件等的操作。的文件菜单包 Ope（Clos（Ipor（Sav（Delet（，ChangeDirectory（更改路径，Transcript（对进行管理），AddtoProject（为工程添加RecentQuit（退出新建文件命令（File/ （VHDL，erilog，Other，点击可分别新建对应格式的源文件；单击Project（新建工程）后，会出现框，提示在ProjectName处输入新建工程的名称，在ProjectLocation处指定新建工程的存放路径，在DefaultLibraryName处指明默认的设计库的名称，用户设计的文件将编译到该库中；单击toit（新建一个库并建立一个逻辑映象）或Amaptoanexistinglibrary（新建一个到已存在库的映象在Liraryname处输入新建库的名称，在Libraryphycialname处输入存放库的Open（打开文件Close（关闭单击会出现子菜单选择关闭Project（工程）或Dataset（仿真数据文件库路径及目标库路径，一步步操作完成。注意安装下的.ini文件不能为只读。在该文件中保存了的一些设置信息，后续章节将详细讨论该文件的删除指定的工程，即删除.mpf文件，mpf是工程的后缀名ChangeDirectory（改变路径ISE中，你可以将你的设计整个拷贝到其他任何地方，只要完整，你可以直接打开工程文件。而在中，若将整个拷贝到其他地方，打开工程时其指向仍Transcript（单击会出现子菜单选择操作SaveTranscript（保存主窗口中、SaveTranscript（把主窗口中另存为一个新文件）或ClearTranscript（清除主窗口中的AddtoProject（添加到工程或RecentDirectories（最近几次工作路径）RecenProjects（最近几次工程）退出ModelSim.Edit（编辑）菜单类似于Windows应用程序，在编辑菜单中包含了对文本的一些常用的操作Paste（粘贴SelectAll（全选Find（查找View（视图）菜单类似于其他打开所有的ModelSim窗口，你试一下该命令会发现打开了许多窗口，包Dataflow（数据流Process（进程Signals（信号Structure（结构Variables（变量DatasetDataset现没有什么变化，这时候你Workspace窗口下是不是多了一个选项卡。该选项卡显示的内容与Structure窗口显示的完全相同。ActiveProcesses（活动的进程）CompileSelect（编译选中的文件）CompileOrder（编译顺序CompileReport（编译报告）CompileSummary（编译 SimulationOptions（仿真选项）Run***ns:SimulationOptions中设置或在中修改；Run-Next（运行到下一：运行到下一个发生为止Step（单步单步仿真 EndSimulation（结束仿真）WaveformCompare（波形比较）码的比例，当然是越接近100％越好。Breakpoints（断点设置ExecuteMacro（执行宏文件Options（选项TranscriptFile:设置文件的保存CommandHistory:命令历史。SaveFile:保存文件。SavedLines:限制文件的行数。LinePrefix:设置每一行的初始前缀。UpdateRate:设置状态条的刷新频率 VSIMPrompt:改变VSIM令提示符。PausedPrompt:改变Paused令提示符。HTMLViewer:设置打开的文件。EditPreferences（编辑参数选取SavePreferences（保存参数选取Window（窗口）InitialLayout（初始化版面）TileHorizontally（水平平铺） Default（默认格式与InitialLayout格式相同；Classic（经典格式采样低于5.5版本的格式；Cascade：与Cascade格式相同； 与TileHorizontally格式相同；Vertically：与TileVerticallyIconIconDeiconHelp（帮助）菜About显示的版本 Release SE Tcl是ToolsCommandLanguage的缩写,它是一种可扩充令解释语言，具有与语言的接口和命令的能力，应用非常广泛，这方面也有专门的书籍。TclManPages：Tcl主页面Technotes的如图8-2-2所示。从左到右依次为：打开、、粘贴、如何更图8-2-2状态8-2-3Project后面为当前工程的名称，Now后面图8-2-3的状态前面两节简要介绍了有关的安装以及用户界面的功能，初学者可能会觉得又很多名词看不懂，这一节我们来从一个简单的例子学习的简单的使用。学完本节你会发现不仅好用，而且易用。图形界面对设计进行仿1、运行，方法是点击开始->程序->XEII5.7c->或双击桌面上的快捷方式，会出现如图8-3-1所示的界面，如果上一次使用建立过工程，这时候会自动打开上一次所建立的工程；图8-3- 2、点击File->New->Project，会出现如8-3-2所示的界ProjectName中我们输入建立的工程名字为DivClkSimu，在ProjectLocation中输入工程保存的路径为D:/yuProj//DivClk，注意不能为一个工程自动建立一个，这里我们最好是自己在ProjectLocation中输入路径来为工程建立，在DefaultLibraryName中为我们的设计编译到哪一个库中，这里我们使用默认值，这样，在我们编译设计文件后，在Workspace窗口的Library中就会出现work库。这里我们输入完以后，点击OK；8.3.23、这时有框如同8-3-3所示，提示我们给定的工程路径不存在，是否建立该 8-3-34、这时候出现如同8-3-4所示的界面，可以点击不同的图标来为工程添加不同的项目，点击CreateNewFile可以为工程添加新建的文件，点击AddExistingFile为工程添加已经存在的文件，点击CreateSimulation为工程添加仿真，点击CreateNewFolder可以为工程添加新的。这里我CreateNewFile；8-3-45、出现界面如图8-3-5FileNameDivClkHDL作为文件的VHDL，Folder为新建的文件所在的路径，TopLevel为OKAdditemstotheProject窗口点击Close关闭该窗口；8-3-5 这时候在Workspace窗口中出现了Project选项卡在其中有DivClkHDL.vhd，其状态栏有一个问号，表示未编译，我们双击该文件，这时候出现窗口edit-DivClkHDL.vhd的编辑窗口，在其中我们输入我们的设计文件如下：libraryuseIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;entitydivclk1Port(clk:instd_logic;divclk:outstd_logic);endarchitectureBehavioralofdivclk1signalcounter:std_logic_vector(4downto0):="00000";signaltempdivclk:std_logic:='0';ifclk'eventandclk='1'thentempdivclk<=nottempdivclk;endif;endif;endprocess;end7 >Close； 在WorkSpace窗口的DivClkHDL.vhd上点击右键，选择Compile->CompileAll，如同8-3-6所示；8-3-69、在窗口中将出现一行绿色字体CompileofDivClkHDL.vhdwas10、下面我们开始仿真，点击菜单Simulate->Simulate8-3-7所示的界面，我们展开Design选项卡下的work库，并选中其中的behavioral，这是在Simulate中出现了work.divclk1(behavioral)表示我们所要仿真的对象，Resolution为仿真的时间精度，这里我们使用默认值，点击OK；8-3-711、为了观察波形窗口，我们点击菜单View12、这时候出现的Wave窗口为空，里面什么都没有，我们要为该窗口添们View->Signals打开信号列表窗口如图8-3-8所示，在改窗口中点击Add->Wave->SignalsinDesign，8-3-813、下面我们就开始仿真了，在主窗口中输入命令对信号进行驱动，首先我们为时钟信号输入驱动：clk00,110000-r20000其中为命令，clk-r20000表示从20ns处开始重复（repeat，可以看出我们这里的输入时钟14、以十进制查看counter信号波形，在波形窗口中，counter信号，点Radix->Decimal，该信号的值就以十进制显示了；15、开始仿真，在主窗口中输入run3us，表示运行仿真3微秒，这时候如果你的机器配置较低那就要等几分钟时间了，这时候你CPU的利用率一直为100％，仿真是比较占资源，并且以后对波形的操作机器反应也很慢，如果仿真很慢你状态栏的当前仿真时间是多少； （8-3-917、退出仿真，在主窗口中点击Simulate->EndSimulation，会出现框，提示18、仿真结果分析，这里我们的输入时钟为50MHz，周期为20ns，通过分频语句得到频率为1MHz，周期为1us的时钟，使用时可以调整分频语句if(counter>="11000")then中的值及位宽来调整分频后的时钟频率。设我们需要从周期为T（ns）的时钟得到周期为X（ns）的脉冲，可以用如下的方法计1000ns（1us）的脉冲，((X/T)/2)-1=((1000/20)/2-1)=24=(11000)Bin因使用命令行方式对设计进行1、新建工程DivClk2Proj，打开，点击File->New->Project，在工程名击OK，并在随后出现的框中点击确定来确认建立该；2、在随后出现的AdditemstotheProjectCreatNewFileCreateProjectFileBrowse找到我们刚刚建立的文件夹，并输入文件名，之后，在FileName框中应为D:/yuProj//DivClk2/DivClk2HDL，选择Addfileastype为VHDLFolder为TopLevelOKAdditemstotheProject窗口中的Close来将其关闭；3、在主窗口中双击WorkspaceDivClk2HDL.vhd，出现编辑窗口，在窗口libraryuseIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;entitydivclk1Port(clk:instd_logic:='0';divclk:outstd_logic);endarchitectureBehavioralofdivclk1signalcounter:std_logic_vector(5downto0):="000000";ifclk'eventandclk='1'thenif(counter>="110001")thenendif;endif;endprocess;end4 保存该文件并编译，方法同8.3.1，在该文件上点击右键选择 运行仿真，在主窗口输入命令：vsimwork.divclk1，注意此处的divclk1表示6 clk00,1-r20000，将仿真时钟设为7 为波形窗口添加信号，输入命令：addwave-hex*，这里的*表示添加设计中所有的信号，-hex表示以十六进制来表示波形窗口中的信号值； 开始仿真，输入命令，run3us，这时候在波形窗口中出现仿真波形，调整窗口大小，并添加鼠标线，得到如图8-3-10所示的波形窗口；8-3-1010 退出仿真，输入命令：quit–sim 仿真结果分析，这里我们的输入时钟为50MHz，周期为20ns，分频得到的时钟周期为1us，占空比不为1使用时可以调整分频语句if(counter>="110001")then中的值及位宽来调整分频后的时钟频率。设我们需要从周期为T（ns）(X/T)-1，例如此处我们要从周期为20ns的时钟得到周期为1000ns（1us）的脉冲，(X/T)-1=(1000/20)-1)=49=(110001)Bin因此可以得到该式中的值。在上一节中，我们对使用进行设计仿真有了一定的认识，这一节我们使用平台，该平台包含待仿真的模块，具体一点是TestBench为一个电路板，在该电路板中包（Package可以利用它来或写入仿真数据到磁盘中的文件，TEXTIO的使用是通过TestBench来TestBenchTEXTIO使用TestBench对设计进行仿节所述。这里我们为其编写一 TestBench，代码如下LIBRARYUSEieee.std_logic_1164.ALL;USEieee.numeric_std.ALL;ENTITYdivclk1_tbISENDdivclk1_tb;ARCHITECTUREbehaviorOFdivclk1_tbCOMPONENTdivclk1clk:INstd_logic;divclk:OUTstd_logicENDSIGNALclk:std_logic:='0';SIGNALdivclk:std_logic;uut:divclk1PORTMAP(clk=>clk,divclk=>clk<=notclkafter10ns;是在AdditemstotheProject窗口中点击AddExistingFiles，找到8.3.2节中的文件， 3、新建TestBenchFileFile->New->Source--象为divclk1_tb，它是TestBenchFile的实体名；-可以得到如同8.4.1所示的波形；8.4.1TestBench来进行设置，我们在后面会举ENTITYdivclk1_tbISENDdivclk1_tb;（PackageLINE类型、TEXTSIDE类型；一个子类型（subtype）WIDTH。此外，在该程序（ProceduretypeLINEisaccessLINETEXTIO中所有操作的基本单元，读文件时，先按行（LINE）LINE操作来读variableDLine:signalDLine:typeTEXTisfileoffileinput:TEXTopenread_modeis"STD_INPUT";fileoutput:TEXTopenwrite_modeis"STD_OUTPUT";STD_OUTPUTtypeSIDEis(right,定义了SIDE类型。表示定义了一个名为SIDE的数据类型，其中只能有两种状态，即rightleft，rightleft表示将数据从左边还是右边写入行变量。该类型主要TEXTIOsubtypeWIDTHis过程（Procedure）的定义如下TEXTIO提供了基本的用于文本文件的过程。类似于C＋＋，VHDL提供了重载 READLINE(文件变量;行变量procedure INE(文件变量;行变量procedureREAD(行变量;数据类型BOOLEAN、character、integer、real、string、time数据类型的重载。同时，提供了返回过程是否正确执行的BOOLEAN数据类型的重载。例如，整数的过程为procedureREAD(L:inoutLINE;VALUE:outinteger;GOOD:outprocedureWRITE(行变量;数据变量;写入方式;位宽能为left或right，位宽表示写入数据时占的位宽。例如：下面以一个简单的8位加法器来说明TEXTIO的使用。输入数据为两个8bit的有符号9bit的有符号数，以防止溢出。在编写加法器的描述文件时，首先要对两个数C由于设定输入为8位有符合数，因此，其范围为[-127,127]。C＋＋程序如下：#include"iostream.h"#include"fstream.h"voidmain(void){intofstreamfsIn("d:\\yuproj\\ ofstreamfsOut("d:\\yuproj\\ {for(j=-{fsIn<<i<<""<<j<<endl;}}}读者可以参考对应的C＋＋书籍。运行该程序可以在规定的 下生成TestData.dat和Result.dat两个文本格式的文件。注意，一行输入多个数据时，之间以空格隔开即可。新建工 libraryuseieee.std_logic_1164.all;useieee.std_logic_signed.all;entityAdd2In D1:instd_logic_vector(7downto0);D2:instd_logic_vector(7downto0);Q:outstd_logic_vector(8downto0);Clk:instd_logic);endarchitectureA_Add2InofAdd2InisifClk='1'andClk'eventQ<=(D1(D1'left)&D1)+(D2(D2'left)&endif;endprocess;endlibraryuseieee.std_logic_1164.all;useieee.std_logic_signed.all;useieee.std_logic_arith.all;usestd.TEXTIO.all;entitytbisendtb;architecturea_tboftbiscomponentAdd2In D1:instd_logic_vector(7downto0);D2:instd_logic_vector(7downto0);Q:outstd_logic_vector(8downto0);Clk:instd_logic);endsignalD1:std_logic_vector(7downto0):=(others=>'0');signalD2:std_logic_vector(7downto0):=(others=>'0');signalQ:std_logic_vector(8downto0);signalClk:std_logic:='0';signalDlatch:boolean:=false;signalSResult:integer;dut:portmap( Q=>Clk=>Clk);Clk<=notClkafter20ns;fileInputD:textopenread_modeis"TestData.dat";variableDLine:LINE;variablegood :Boolean;variableData1:integer;variableData2:integer;waituntilClk='1'andClk'event;if(good D1<=CONV_STD_LOGIC_VECTOR(Data1,8);D2<=assertfalsereport"EndofReadingInputFile!"severityerror;endendprocess;fileInputR:textopenread_modeis"Result.dat";variableRLine:LINE;variableResult:integer;waituntilClk='1'andClk'event;ifDlatchthenSResult<=Result;ifSResult/=Qassertfalsereport"Twovaluesaredifferent"severitywarning;endif;endif;endend#**Fatal:(vsim-3551)TEXTIO:Readpastendoffile"TestData.dat". nsI tion:0Process:/tb/line34File: #FatalerroratD:/yuProj/ /TextioTest/TestBench.vhdline41表示在读完 在其中加入ENDFILE（）函数来判断是否到文件的结尾，仿真结果如图8-4-2所示8-4-2vsimviewaddwave-dec*run-all真结果与Result.dat中的预定结果不一致的地方。仿真图形如图8-4-2所示。8-4-2#**Warning:Twovaluesare Time:4060ns tion:0Instance:#**Fatal:(vsim-3551)TEXTIO:Readpastendoffile"TestData.dat". nsI tion:0Process:/tb/line34File: #FatalerroratD:/yuProj/ /TextioTest/TestBench.vhdline41TEXTIO程序包，另外，测试文件的实体内的端口为空，相当于一块独立的电路板，使用Component在其中包含了上面定义的加法器，该独立的电路板所完成的功能是对设计的加法器进试。在该程序中使用了assert断言语句，要注意该语句**Error:D:/yuProj/ /TextioTest/TestBench.vhd(34):Unknownidentifier:read_mode**Error:D:/yuProj/ /TextioTest/TestBench.vhd(34):FILEdeclarationusing1076-1993 pileusing-93**Error:D:/yuProj/ 些错误呢？其实，只需动一动鼠标，改一下的配置就可Workspace窗口中，我们在出错的文件TestBench.vhd上点击右键，选择Properties，会出现如图8-5-1所示的窗口，这里我们可以看到的之间的分割符为“/”，而DOS下的分割Use1993LanguageSyntaxVHDL’93的语法标准，打勾之后，你可以再编译一下，这次应该没有问题了吧。此外，在图8-5-28-5-1我们可以看到如图8-5-3所示的界面，在DefaultRadix下为添加信号到波形文件中默认的Decimal表示以十进制表示，Unsigned表示以无符合数表示，Hexadecimal表示以十六进制表示，ASCII表示以ASIC码来表示信号的值。在DefaultRun框中的值表示默认的单步运 8-5-3点击图8-5-3中的Assertions选项卡，可以看到如图8-5-4所示的窗口，在其中可以对8-5-4其实上述的设置都保存在安装下的.ini文件中，我们用记事本 std=$MODEL_TECH/../stdieee=$MODEL_TECH/../ieeeverilog=$MODEL_TECH/../verilogvital2000=$MODEL_TECH/../vital2000std_developerskit=$MODEL_TECH/../std_developerskitsynopsys=$MODEL_TECH/../synopsys_lib= ;VHDLunisim=$MODEL_TECH/../xilinx/vhdl/unisimsimprim=$MODEL_TECH/../xilinx/vhdl/simprim lib=$MODEL_TECH/../xilinx/vhdl/xilin aim=$MODEL_TECH/../xilinx/vhdl/aimpls=$MODEL_TECH/../xilinx/vhdl/plscpld=$MODEL_TECH/../xilinx/vhdl/cpld;Verilogunisims_ver=$MODEL_TECH/../xilinx/verilog/unisims_veruni9000_ver=$MODEL_TECH/../xilinx/verilog/uni9000_versimprims_ver=$MODEL_TECH/../xilinx/verilog/simprims_ver lib_ver=$MODEL_TECH/../xilinx/verilog/xilin aim_ver=$MODEL_TECH/../xilinx/verilog/aim_vercpld_ver=在[vcom]后面有一些编译时的选项设置，值为零表示为OFF，为1表示ON，例如VHDL93=1表示编译时VHDL93标准，Show_source=1表示编译出错时是否将出错的;TurnonVHDL-1993asthedefault.Normallyisoff.VHDL93=1;Showsourcelinecontainingerror.Defaultis;Show_source=;Turn ponentwarnings.Defaultis;Show_Warning1=;Turnoffprocess-without-a-wait-statementwarnings.Defaultis;Show_Warning2=;Turnoffnull-rangewarnings.Defaultis;Show_Warning3=;Turnoffno-space-in-time- lwarnings.Defaultis;Show_Warning4=;Turnoffmultiple-drivers-on-unresolved-signalwarnings.Defaultis;Show_Warning5=;TurnoffoptimizationforIEEEstd_logic_1164package.Defaultis;Optimize_1164=;Turnonresolvingofambiguousfunctionoverloadinginfavorof;thecompilerforeachtypedeclaration).Defaultisoff.Explicit=1;TurnoffVITALcompliancechecking.Defaultischecking;NoVitalCheck=;IgnoreVITALcompliancecheckingerrors.Defaultistonot;IgnoreVitalErrors=;TurnoffVITALcompliancecheckingwarnings.Defaultistoshow;Show_VitalChecksWarnings=;Turnoff"loading..."messages.Defaultismessages;Quiet=;Turnonsomelimitedsynthesisrulecompliancechecking.Checks;--signalsused(read)byaprocessmustbeinthesensitivity;CheckSynthesis=在[Vsim]后是一些仿真的选项，例如Resolution=ps表示仿真最小的分辨率为1ps，所使用的单位，RunLength=100Run所仿真的时间，我们可以根据文件中的;Simulator;Settofs,ps,ns,us,ms,orsecwithoptionalprefixof1,10,or100.Resolution=ps;Usertimeunitforrun;Settodefault,fs,ps,ns,us,ms,orsec.Thedefaultistouse;unitspecifiedforResolution.Forexample,ifResolutionis;thenUserTimeUnitdefaultstops.UserTimeUnit=default;DefaultrunlengthRunLength=100 umi tionsthatcanberunwithoutadvancingsimulationtime tionLimit=5000;Directivetolicense; yreserveaVHDL; yreserveaVerilog; yreserveaVHDLandVerilog; DonotlookforMentorGraphics; DonotlookforModelTechnology;noqueue Donotwaitinthelicensequeuewhenalicenseisn't;License=;Stopthesimulatorafteranass