数字电子技术第三章 组合逻辑电路

数字电子技术第三章组合逻辑电路第1页，共72页，2023年，2月20日，星期六概述一、组合逻辑电路的特点=F0（I0、I1…,In-1）=F1（I0、I1…,In-1）=F1（I0、I1…,In-1）1.逻辑功能特点电路在任何时刻的输出状态只取决于该时刻的输入状态，而与原来的状态无关。2.电路结构特点(1)输出、输入之间没有反馈延迟电路(2)不包含记忆性元件(触发器)，仅由门电路构成I0I1In-1Y0Y1Ym-1组合逻辑电路第2页，共72页，2023年，2月20日，星期六二、组合电路逻辑功能的表示方法真值表，卡诺图，逻辑表达式，时间图(波形图)三、组合电路分类①

按逻辑功能不同：加法器比较器编码器译码器数据选择器和分配器只读存储器②

按开关元件不同：CMOSTTL③

按集成度不同：SSIMSILSIVLSI第3页，共72页，2023年，2月20日，星期六3.1组合电路的分析方法和设计方法3.1.1组合电路的基本分析方法一、分析方法逻辑图逻辑表达式化简真值表说明功能分析目的：①确定输入变量不同取值时功能是否满足要求；③得到输出函数的标准与或表达式，以便用MSI、

LSI实现；④得到其功能的逻辑描述，以便用于包括该电路的系统分析。②变换电路的结构形式(如：与或与非-与非)；第4页，共72页，2023年，2月20日，星期六二、分析举例[例]分析图中所示电路的逻辑功能表达式真值表ABCY000001010011ABCY10010111011111000000功能判断输入信号极性是否相同的电路—符合电路ABC&&≥1[解]第5页，共72页，2023年，2月20日，星期六[例3.1.1]分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。&&&&&&&&&&&&ABCDY[解](1)逐级写输出函数的逻辑表达式WX第6页，共72页，2023年，2月20日，星期六[例3.1.1]分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。&&&&&&&&&&&&ABCDYWX[解](2)化简第7页，共72页，2023年，2月20日，星期六[例3.1.1]分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。(3)列真值表ABCDABCDYY00000001001000110100010101100111100010011010101111001101111011111111111100000000(4)功能说明：当输入四位代码中1的个数为奇数时输出为1，为偶数时输出为0—检奇电路。[解]第8页，共72页，2023年，2月20日，星期六3.1.2组合电路的基本设计方法一、设计方法逻辑抽象列真值表写表达式化简或变换画逻辑图逻辑抽象：①根据因果关系确定输入、输出变量②状态赋值—用0

和1

表示信号的不同状态③根据功能要求列出真值表根据所用元器件(分立元件或集成芯片)的情况将函数式进行化简或变换。化简或变换：第9页，共72页，2023年，2月20日，星期六①设定变量：二、设计举例

[例3.1.2]设计三人表决电路。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。用与非门实现.[解]输入A、B、C

，输出Y②状态赋值：A、B、C=0表示按键不按Y=0表示

不赞成(1)逻辑抽象A、B、C=1表示

按键按下Y=1表示

多数赞成第10页，共72页，2023年，2月20日，星期六[解]③列真值表(2)写输出表达式并化简最简与或式最简与非-与非式ABCY00000101001110010111011100010111二、设计举例

[例3.1.2]设计三人表决电路。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。用与非门实现.第11页，共72页，2023年，2月20日，星期六二、设计举例[解](3)画逻辑图—用与门和或门实现ABYC&&≥1&—用与非门实现&

[例3.1.2]设计三人表决电路。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。用与非门实现.第12页，共72页，2023年，2月20日，星期六74LS1074LS00+5VB开关C开关A开关Y逻辑电平指示灯设计一个四人无弃权表决器，要求用两片74LS00实现。第13页，共72页，2023年，2月20日，星期六

[例]设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿灯只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。[解](1)逻辑抽象输入变量：1--亮0--灭输出变量：R（红）Y（黄）G（绿）Z（有无故障）1--有0--无列真值表RYGZ00000101001110010111011110010111(2)卡诺图化简RYG010001111011111第14页，共72页，2023年，2月20日，星期六

[例]设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。[解](3)画逻辑图&1&&&11≥1RGYZ第15页，共72页，2023年，2月20日，星期六3.2加法器和数值比较器3.2.1加法器一、半加器和全加器1.半加器（HalfAdder）两个

1位二进制数相加不考虑低位进位。0001101100101001真值表函数式Ai+Bi=Si

(和)Ci(进位)第16页，共72页，2023年，2月20日，星期六逻辑图曾用符号国标符号半加器（HalfAdder）Si&AiBi=1CiΣCOSiAiBiCiHASiAiBiCi函数式第17页，共72页，2023年，2月20日，星期六2.全加器（FullAdder）两个

1位二进制数相加，考虑低位进位。

Ai+Bi

+Ci-1(低位进位)

=Si

(和)

Ci

(向高位进位)1011---A1110---B+---低位进位100101111真值表ABCi-1000001010011100101110111SiCiABCi-1SiCi0010100110010111---S高位进位←0第18页，共72页，2023年，2月20日，星期六卡诺图全加器（FullAdder）ABC01000111101111SiABC01000111101111Ci圈

“0

”最简与或式圈

“1

”用与或非门实现第19页，共72页，2023年，2月20日，星期六逻辑图(a)用与门、或门和非门实现曾用符号国标符号ΣCOCISiAiBiCi-1CiFASiAiBiCi-1Ci&&&&&&&≥1111AiSiCiBiCi-1≥1第20页，共72页，2023年，2月20日，星期六(b)用与或非门和非门实现&≥1&≥1111CiSiAiBiCi-1第21页，共72页，2023年，2月20日，星期六3.集成全加器TTL：74LS183CMOS：C661双全加器74LS183VCC2Ai2Bi

2Ci-12Ci2Si

VCC2A2B2CIn

2COn+12F1A1B1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1234567141312111098C661VDD2Ai2Bi

2Ci-11Ci1Si

2Si

1Ci-12Ci

1Ai1Bi

VSS第22页，共72页，2023年，2月20日，星期六二、加法器（Adder）实现多位二进制数相加的电路1.4位串行进位加法器特点：电路简单，连接方便速度低=4tpdtpd

—1位全加器的平均传输延迟时间C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI第23页，共72页，2023年，2月20日，星期六2.超前进位加法器作加法运算时，总进位信号由输入二进制数直接产生。…特点优点：速度快缺点：电路比较复杂第24页，共72页，2023年，2月20日，星期六逻辑结构示意图集成芯片CMOS：CC4008TTL：7428374LS283超前进位电路

ΣS3

ΣS2

ΣS1

ΣS0C3A3B3A2B2A1B1A0B0C0-1CICICICI第25页，共72页，2023年，2月20日，星期六3.2.2数值比较器（DigitalComparator）一、1位数值比较器00011011010001100010真值表函数式逻辑图—用与非门和非门实现AiBiLiGiMiLi(A>B)Gi(A=B)Mi(A<B)=Ai⊙Bi

1位比较器AiBiAi&1&1&BiMiGiLi第26页，共72页，2023年，2月20日，星期六二、4位数值比较器A=A3A2A1A0A>BL=1A=BM=1A<BG=1真值表比较输入输出A3

B3A2

B2A1

B1A0B0

LGM>100=>100==>100===>100====010<001=<001==<001===<001B=B3B2B1B0LGM4位数值比较器A3B3A2B2

A1B1A0B0第27页，共72页，2023年，2月20日，星期六3.3编码器和译码器3.3.1编码器（Encoder）编码：用文字、符号或者数字表示特定对象的过程（用二进制代码表示不同事物）二进制编码器二—十进制编码器分类：普通编码器优先编码器2n→n10→4或Y1I1编码器Y2YmI2In代码输出信息输入编码器框图第28页，共72页，2023年，2月20日，星期六一、二进制编码器用n

位二进制代码对N=2n

个信号进行编码的电路3位二进制编码器(8线-3线)编码表函数式Y2=I4

+

I5

+

I6+

I7Y1

=I2

+

I3+

I6

+

I7Y0=I1

+

I3+

I5

+

I7输入输出

I0I7是一组互相排斥的输入变量，任何时刻只能有一个端输入有效信号。输入输出00000101001

11001011

101

1

1Y2

Y1

Y0I0I1I2I3I4I5I6I73位二进制编码器I0I1I6I7Y2Y1Y0I2I4I5I3第29页，共72页，2023年，2月20日，星期六函数式逻辑图—用或门实现—用与非门实现Y0

Y1

Y2≥1≥1≥1I7

I6

I5

I4

I3I2

I1I0

&&&Y0

Y1

Y2第30页，共72页，2023年，2月20日，星期六优先编码：允许几个信号同时输入，但只对优先级别最高的进行编码。优先顺序：I7I0编码表输入输出

I7I6

I5I4

I3

I2I1

I0

Y2Y1

Y0

1

111

01

110

00

1

101

000

1

100

0000

1

011

00000

1

010

000000

1

001

0000000

1

000函数式2.3位二进制优先编码器第31页，共72页，2023年，2月20日，星期六输入输出为原变量逻辑图输入输出为反变量Y2Y1Y0≥1≥1≥1&&111111111111111I7I6I5I4I3I2I1I0第32页，共72页，2023年，2月20日，星期六用4位二进制代码对0~9

十个信号进行编码的电路。1.8421BCD编码器2.8421BCD优先编码器3.集成10线-4线优先编码器（7414774LS147）三、几种常用编码1.二-十进制编码8421码余3码2421码5211码余3循环码右移循环码循环码（反射码或格雷码）ISO码ANSCII（ASCII）码二、二-十进制编码器2.其他二-十进制编码器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y3第33页，共72页，2023年，2月20日，星期六3.3.2译码器（Decoder）编码的逆过程，将二进制代码翻译为原来的含义一、二进制译码器(BinaryDecoder)

输入n位二进制代码如：2线—4线译码器3线—8线译码器4线—16线译码器A0Y0A1An-1Y1Ym-1二进制译码器……输出m个信号m=2n第34页，共72页，2023年，2月20日，星期六1.3位二进制译码器(3线–8线)真值表函数式A0Y0A1A2Y1Y73位二进制译码器…00000001

00000010000001000000100000010000001000000100000010000000000001010011100101110111二进制译码器能译出输入变量的全部取值组合，故又称变量译码器，也称全译码器。其输出端能提供输入变量的全部最小项。

第35页，共72页，2023年，2月20日，星期六3线-8线译码器逻辑图000—输出低电平有效工作原理：11111101&Y7&Y6&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A000111110111010101111110111110111110011111011101111111101101101111111101111111第36页，共72页，2023年，2月20日，星期六2.集成3线–8线译码器

--74LS138引脚排列图功能示意图输入选通控制端芯片禁止工作芯片正常工作VCC地1324567816151413121110974LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y774LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY7第37页，共72页，2023年，2月20日，星期六0111111111101101111110110111011111101011110111100101111101111100111111011010011111110110001111111100000111111111××××011111111×××1×Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA输出输入74LS138

真值表允许译码器工作禁止译码

Y7~Y0由输入二进制码A2、A1、A0的取值决定。011111111111111111010101010101010100010000000000输出逻辑函数式Y0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m700001000Y0=A2A1A0=m0Y1=A2A1A0=m1第38页，共72页，2023年，2月20日，星期六3.二进制译码器的级联两片3线–8线4线-16线Y0Y7Y8Y1574LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA高位Y7A0

A1

A2

A3

74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTA低位Y710工作禁止有输出无输出

1禁止工作无输出有输出07815第39页，共72页，2023年，2月20日，星期六三片3线-8线5线-24线（1）（2）（3）输出工

禁禁禁

工

禁禁禁

工00011011禁禁禁全为174LS138(1)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY0Y7Y774LS138(3)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY16Y7Y2374LS138(2)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY8Y7Y15A0A1A2A3A4………………1第40页，共72页，2023年，2月20日，星期六功能特点：输出端提供全部最小项电路特点：与门(原变量输出)与非门(反变量输出)4.二进制译码器的主要特点二、二-十进制译码器(Binary-CodedDecimalDecoder)将BCD

码翻译成对应的十个输出信号集成4线–10线译码器：744274LS42第41页，共72页，2023年，2月20日，星期六共阴极abcdefgR+5VYaA3A2A1A0+VCC显示译码器共阴YbYcYdYeYfYg—高电平驱动00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd共阴接法数码显示器需要配用输出高电平有效的译码器。半导体显示(LED)液晶显示(LCD)三、显示译码器数码显示器每字段是一只发光二极管第42页，共72页，2023年，2月20日，星期六十进制数

A3A2A1A0

YaYbYcYdYeYfYg

显示字形

0

0000

11111

100

1

0001

01100001

2

001011011012

3

001111110013

4

010001100114

5

010110110115

6011010111116

7

011111100007

8

100011111118

9

100111110119

aebcfgd第43页，共72页，2023年，2月20日，星期六A3A2A1A000110100100111101111111001××××××YaA3A2A1A01010～1111都是伪码，在真值表里用××××表示。要求用或非门实现电路实现：以设计输出Ya的逻辑表示式及电路图为例第44页，共72页，2023年，2月20日，星期六共阳极aebcfgdabcdefgR+5VYaA3A2A1A0+VCC+VCC显示译码器共阳YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000—低电平驱动011100011111000000000010010000100共阳接法数码显示器需要配用输出低电平有效的译码器。第45页，共72页，2023年，2月20日，星期六数据传输方式0110发送0110并行传送0110串行传送并-串转换：数据选择器串-并转换：数据分配器3.4数据选择器和分配器接收0110在发送端和接收端不需要数据并-串或串-并转换装置，但每位数据各占一条传输线，当传送数据位数增多时，成本较高，且很难实现。第46页，共72页，2023年，2月20日，星期六3.4.1数据选择器

(DataSelector)能够从多路数据输入中选择一路作为输出的电路一、4选1数据选择器输入数据输出数据选择控制信号A0Y4选1数据选择器D0D3D1D2A11.逻辑抽象00011011D0D1D2D3D000D0DA1

A0真值表D101D210D311Y

D1D2D32.逻辑表达式第47页，共72页，2023年，2月20日，星期六一、4选1数据选择器2.逻辑表达式3.逻辑图1&≥11YA11A0D0D1D2D300011011=D0=D1=D2=D3第48页，共72页，2023年，2月20日，星期六╳

╳

╳二、集成数据选择器1.8选1数据选择器7415174LS1517425174LS251引脚排列图功能示意图VCC地1324567816151413121110974LS151D4D5D6D7A0A1A2D3D2D1D0YYSMUXD7A2D0A0A1SYY……禁止使能10000D0

D0

D1

D1

D2

D2

D3

D3

D4

D4

D5

D5

D6

D6

D7

D7

00101001110010111011110

A2A0—地址端D7D0—数据输入端第49页，共72页，2023年，2月20日，星期六2.集成数据选择器的扩展两片8选1（74151）16选1数据选择器A2A1A0A3D15D8≥1Y1S74151(2)D7A2D0ENA0A1YY2……D7D074151(1)D7A2D0ENA0A1SYY1……低位高位0

禁止使能070D0

D7

D0

D7

1

使能禁止D8

D15

0D8

D15

第50页，共72页，2023年，2月20日，星期六0四片8选1（74151）32选1数据选择器1/274LS139SA4A3A2A1A0&Y方法1：74LS139双2线-4线译码器74151(4)D7A2D0ENA0A1S4Y374151(1)D7A2D0ENA0A1D0S1Y074151(2)D7A2D0ENA0A1S2Y174151(3)D7A2D0ENA0A1S3Y2…………D7D8D15D16D23D24D31…………11

1

1

1

07禁止禁止禁止禁止0001

1

1

0

禁止禁止禁止使能

01禁止禁止使能

禁止禁止使能

禁止禁止使能

禁止禁止禁止1011D0

D7

D8

D15

D16

D23

D24

D311

1

0

1

1

0

1

1

0

1

1

1

第51页，共72页，2023年，2月20日，星期六方法2：74LS153双4选1数据选择器（1）（2）（3）（4）输出信号00工禁禁禁01禁工禁禁10禁禁工禁11禁禁禁工方法1：四片8选1（74151）32选1数据选择器四路8位并行数据四片8选1四路1位串行数据一片4选1一路1位串行数据真值表（使用

74LS139双2线-4线译码器）第52页，共72页，2023年，2月20日，星期六第53页，共72页，2023年，2月20日，星期六3.4.2数据分配器

(DataDemultiplexer)将

1路输入数据，根据需要分别传送到

m个输出端一、1路-4路数据分配器数据输入数据输出选择控制00011011D0000D0000D0000D&Y0&Y1&Y2&Y31A11A1DDA01路-4路数据分配器Y0Y3Y1Y2A1真值表函数式逻辑图第54页，共72页，2023年，2月20日，星期六二、集成数据分配器用

3线-8线译码器可实现

1路-8

路数据分配器数据输出

S1—数据输入（D）地址码数据输入(任选一路)S2—数据输入（D）74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY7第55页，共72页，2023年，2月20日，星期六3.5用

MSI实现组合逻辑函数3.5.1

用数据选择器实现组合逻辑函数一、基本原理和步骤1.原理：选择器输出为标准与或式，含地址变量的全部最小项。例如而任何组合逻辑函数都可以表示成为最小项之和的形式，故可用数据选择器实现。4选18选1第56页，共72页，2023年，2月20日，星期六2.基本步骤(1)根据n=k-1

确定数据选择器的规模和型号(n

—选择器地址码，k

—函数的变量个数)(2)写出函数的标准与或式和选择器输出信号表达式(3)对照比较确定选择器各个输入变量的表达式(4)根据采用的数据选择器和求出的表达式画出连线图。第57页，共72页，2023年，2月20日，星期六二、应用举例[例3.5.1]用数据选择器实现函数[解](2)标准与或式(1)n=k-1=3-1=2可用4选1数据选择器74LS153数据选择器(3)确定输入变量和地址码的对应关系令A1

=A,A0=B则D0=0D1=D2=C

D3=1方法一：FABY1/2

74LS153D3D2D1D0A1A0ST1C(4)画连线图第58页，共72页，2023年，2月20日，星期六方法二：FBCY1/2

74LS153D3D2D1D0A1A0ST1A令A1

=B,A0=C二、应用举例[例3.5.1]用数据选择器实现函数[解]则

D0=0D1=D2=A

D3=1画连线图第59页，共72页，2023年，2月20日，星期六[例]用数据选择器实现函数[解](2)函数Z的标准与或式8选1(3)确定输入变量和地址码的对应关系(1)n=k-1=4-1=3若令A2=A,A1=B,A0=C(4)画连线图则D2=D3=D4=1D0=0用8选1数据选择器

74LS151ZABC1DD1D1=DY

74LS151D7D6D5D4D3D2D1D0A2A1A0S第60页，共72页，2023年，2月20日，星期六3.5.2用二进制译码器实现组合逻辑函数一、基本原理与步骤1.基本原理：二进制译码器又叫变量译码器或最小项译码器,它的输出端提供了其输入变量的全部最小项。任何一个函数都可以写成最小项之和的形式…74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2S3S2S1Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTAY7第61页，共72页，2023年，2月20日，星期六2.基本步骤(1)选择集成二进制译码器(2)写函数的标准与非-与非式(3)确认变量和输入关系[例]用集成译码器实现函数(1)三个输入变量，选3线–8线译码器

74LS138(2)函数的标准与非-与非式(4)画连线图[解]二、应用举例第62页，共72页，2023年，2月20日，星期六(4)画连线图(3)确认变量和输入关系令[解]则74LS138Y0Y1Y2Y3Y4Y5Y6Y7A0A1A2STBSTCSTA&ZABC1在输出端需增加一个与非门[例]

用集成译码器实现函数选3线–8线译码器74LS138第63页，共72页，2023年，2月20日，星期六[例3.5.2]试用集成译码器设计一个全加器。(1)选择译码器：[解]ΣCOCISiAiBiCi-1Ci全加器的符号如图所示选3线–8线译码器74LS138(2)写出函数的标准与非-与非式第64页，共72页，2023年，2月20日，星期六[例3.5.2]试用集成译码器设计一个全加器。[解]ΣCOCISiAiBiCi-1Ci(2)函数的标准与非-与非式选3线–8线