存储器原理与接口微机原理与接口中国科技大学

5.1存储器分类一、有关存储器几种分类

按构成存储器的器件和存储介质分类

半导体存储器磁盘和磁带等磁表面存储器光电存储器现在是1页\一共有81页\编辑于星期一按存取方式分类

随机存储器RAM(RandomAccessMemory)

只读存储器ROM（Read-OnlyMemory）串行访问存储器(SerialAccessStorage)现在是2页\一共有81页\编辑于星期一按在计算机中的作用分类主存储器(内存)辅助存储器(外存)高速缓冲存储器现在是3页\一共有81页\编辑于星期一二、半导体存储器的分类1、随机存取存储器RAM2、只读存储器ROM现在是4页\一共有81页\编辑于星期一二、半导体存储器的分类1、随机存取存储器RAMa.静态RAM（ECL，TTL，MOS）b.动态RAM现在是5页\一共有81页\编辑于星期一2、只读存储器ROMa.掩膜式ROM

b.可编程的PROM

c.可用紫外线擦除、可编程的EPROM

d.可用电擦除、可编程的E2PROM等现在是6页\一共有81页\编辑于星期一绝缘层浮动栅雪崩注入式MOS管可用紫外线擦除、可编程的EPROM现在是7页\一共有81页\编辑于星期一编程使栅极带电擦除EPROM芯片上方有一个石英玻璃窗口当一定光强的紫外线透过窗口照射时，所有存储电路中浮栅上的电荷会形成光电流泄放掉，使浮栅恢复初态。一般照射20～30分钟后，读出各单元的内容均为FFH，说明EPROM中内容已被擦除。现在是8页\一共有81页\编辑于星期一RAM静态RAM（SRAM）动态RAM（DRAM）ROM掩膜型ROM可编程ROM（PROM）可擦除可编程ROM（EPROM）电可擦除可编程ROM（E2PROM)现在是9页\一共有81页\编辑于星期一三、多层存储结构概念1、核心是解决容量、速度、价格间的矛盾，建立起多层存储结构。一个金字塔结构的多层存储体系充分体现出容量和速度关系现在是10页\一共有81页\编辑于星期一现在是11页\一共有81页\编辑于星期一2、多层存储结构寄存器Cache(高速缓存)内存磁盘磁道、光盘现在是12页\一共有81页\编辑于星期一

Cache—主存层次：解决CPU与主存的速度上的差距；主存—辅存层次：解决存储的大容量要求和低成本之间的矛盾。现在是13页\一共有81页\编辑于星期一5.2、主存储器结构一、主存储器的主要技术指标存储容量存取速度可靠性功耗

现在是14页\一共有81页\编辑于星期一1、容量存储容量存储器可以容纳的二进制信息量称为存储容量（寻址空间，由CPU的地址线决定）

实际存储容量：在计算机系统中具体配置了多少内存。

现在是15页\一共有81页\编辑于星期一2、存取速度存取时间是指从启动一次存储器操作到完成该操作所经历的时间，又称为读写周期。 SDRAM: 12ns10ns8ns RDRAM: 1ns 0.625ns现在是16页\一共有81页\编辑于星期一3、可靠性

可靠性是用平均故障间隔时间来衡量（MTBF,MeanTimeBetweenFailures）4、功耗

功耗通常是指每个存储元消耗功率的大小现在是17页\一共有81页\编辑于星期一二、主存储器的基本组成MOS型器件构成的RAM，分为静态和动态RAM两种，静态RAM通常有6管构成的触发器作为基本存储电路静态存储单元，动态RAM通常用单管组成基本存储电路。

现在是18页\一共有81页\编辑于星期一1、静态存储单元

现在是19页\一共有81页\编辑于星期一

现在是20页\一共有81页\编辑于星期一（2）动态存储单元

现在是21页\一共有81页\编辑于星期一（3）、结构地址译码输入输出控制存储体

现在是22页\一共有81页\编辑于星期一地址线控制线数据线存储体译码器输入输出控制单译码结构现在是23页\一共有81页\编辑于星期一地址译码器：接收来自CPU的n位地址，经译码后产生2n个地址选择信号，实现对片内存储单元的选址。控制逻辑电路：接收片选信号CS及来自CPU的读/写控制信号，形成芯片内部控制信号，控制数据的读出和写入。存储体：是存储芯片的主体，由基本存储元按照一定的排列规律构成。现在是24页\一共有81页\编辑于星期一译码器译码器矩阵译码电路行线列线地址线地址线现在是25页\一共有81页\编辑于星期一现在是26页\一共有81页\编辑于星期一一、8086CPU的管脚及功能

8086是16位CPU。它采用高性能的N—沟道，耗尽型负载的硅栅工艺(HMOS)制造。由于受当时制造工艺的限制，部分管脚采用了分时复用的方式，构成了40条管脚的双列直插式封装5.3、8086CPU总线产生现在是27页\一共有81页\编辑于星期一现在是28页\一共有81页\编辑于星期一二、8086的两种工作方式

最小模式：系统中只有8086一个处理器，所有的控 制信号都是由8086CPU产生。最大模式：系统中可包含一个以上的处理器，比如 包含协处理器8087。在系统规模比较大 的情况下，系统控制信号不是由8086直 接产生，而是通过与8086配套的总线控 制器等形成。现在是29页\一共有81页\编辑于星期一三、最小模式下8086CPU总线产生（一）、地址线、数据线产生

相关信号线及芯片1、AD15～AD0(AddressDataBus)地址/数据复用信号，双向，三态。在T1状态（地址周期）AD15～AD0上为地址信号的低 16位A15～A0；在T2～T4状态（数据周期）AD15～AD0上是数据信号D15～D0。

现在是30页\一共有81页\编辑于星期一机器周期：时钟周期总线周期：对内存或对I/O接口的一次操作的时 间指令周期：指令执行的时间现在是31页\一共有81页\编辑于星期一

2、A19/S6～A16/S3(Address/Status)：地址/状态复用信号，输出。在总周期的T1状态A19/S6～A16/S3上是地址的高4位。在T2～T4状态，A19/S6～A16/S3上输出状态信息。现在是32页\一共有81页\编辑于星期一现在是33页\一共有81页\编辑于星期一S4S3当前正在使用的段寄存器00ES01SS10CS或未使用任何段寄存器11DS现在是34页\一共有81页\编辑于星期一3、三态缓冲的8位数据锁存器74LS373(8282)现在是35页\一共有81页\编辑于星期一现在是36页\一共有81页\编辑于星期一A、CP正脉冲，DQB、CP为零，保持C、/OE=0，O0输出；否则高阻现在是37页\一共有81页\编辑于星期一现在是38页\一共有81页\编辑于星期一

4、ALE(AddressLatchEnable)地址锁存使能信号，输出，高电平有效。用来作为地址锁存器的锁存控制信号。

现在是39页\一共有81页\编辑于星期一现在是40页\一共有81页\编辑于星期一现在是41页\一共有81页\编辑于星期一工作过程1、AD0－AD15，A16/S1－A19/S4出现地址信息；2、ALE发正脉冲，地址信息进74LS373；3、AD0－AD15转换为数据线，A16/S1 －A19/S4输出状态现在是42页\一共有81页\编辑于星期一11233现在是43页\一共有81页\编辑于星期一（二）、数据线驱动 相关信号线及芯片1、双向数据总线收发器（8286，74LS245） 两个功能： a、双向选择 b、通道控制

现在是44页\一共有81页\编辑于星期一A、/OE控制通道 /OE＝0，三态门导通； /OE＝1，三态门断开；B、T控制方向 T＝0，BA T＝1，AB现在是45页\一共有81页\编辑于星期一2、/DEN(DataEnable)数据使能信号，输出，三态，低电平有效。用于数据总线驱动器的控制信号。3、DT/R(DataTransmit/Receive)：数据驱动器数据流向控制信号，输出，三态。在8086系统中，通常采用8286或8287作为数据总线的驱动器，用DT/R#信号来控制数据驱动器的数据传送方向。当DT/R#＝1时，进行数据发送；DT/R#＝0时，进行数据接收。

现在是46页\一共有81页\编辑于星期一现在是47页\一共有81页\编辑于星期一现在是48页\一共有81页\编辑于星期一工作过程1、如果CPU输出数据，DT/R＝1，三态 门方向为AB,如果CPU输入数据; DT/R＝0，三态门方向取BA；2、/DEN有效，74LS245工作；3、CPU输入/输出数据完成，/DEN无效， 74LS245停止工作，通道断开。现在是49页\一共有81页\编辑于星期一123现在是50页\一共有81页\编辑于星期一5、48086系统的存储器接口

一、存储器接口应考虑的几个问题存储器与CPU之间的时序配合;CPU总线负载能力;8086CPU对存储器的读写方式存储芯片的选用连接方式

现在是51页\一共有81页\编辑于星期一二、存储器接口举例（一）、只读存储器(ROM)扩展电路

现在是52页\一共有81页\编辑于星期一1、ROM（EPROM27系列）信号分类：现在是53页\一共有81页\编辑于星期一总线部分： D0—D7，数据线 A0—An－1，地址线。n是地址线个数。 对于2716，n为11， 对于27256，n＝15。电源部分： VCC，GND，电源和地 VPP，编程电压。在CPU仅对芯片进行 读操作时，Vpp一般直接接电源电压。现在是54页\一共有81页\编辑于星期一控制部分： /OE读控制线。当其有效时， 数据从EPROM内的某个单元通过 数据线传送到CPU。

/CS片选线。该信号一般为低 电平有效。有效时表示本芯片工 作。在芯片编程时这根线常作编 程控制线。

现在是55页\一共有81页\编辑于星期一现在是56页\一共有81页\编辑于星期一2、CPU提供的信号线 数据线D15～D0 地址线A19～A0 存储器或I/O端口访问信号M/IO# 读信号/RD 写信号/WR现在是57页\一共有81页\编辑于星期一现在是58页\一共有81页\编辑于星期一特点a、控制线可以组合不同功能b、CPU根据指令发出信号现在是59页\一共有81页\编辑于星期一3、8086CPU对存储器的读方式现在是60页\一共有81页\编辑于星期一现在是61页\一共有81页\编辑于星期一结论CPU总是16位的读；从偶地址读；现在是62页\一共有81页\编辑于星期一例：设计一ROM扩展电路，容量为64KBYTE，地址从00000H开始。EPROM芯片取27256

现在是63页\一共有81页\编辑于星期一现在是64页\一共有81页\编辑于星期一解：1、与8088CPU连接（8位）2、与8086CPU连接（16位）现在是65页\一共有81页\编辑于星期一总结（与8086CPU）数据线连接地址线连接CS产生控制线连接现在是66页\一共有81页\编辑于星期一（二）、静态随机读写存储器(RAM)扩展电路现在是67页\一共有81页\编辑于星期一1、62系列静态RAM芯片信号线

现在是68页\一共有81页\编辑于星期一 信号线可分为如下几类：

总线部分： D0—D7，数据线 A0—An－1，地址线。n是地址线个数。 对于6116，n为11， 对于62256，n＝15。

电源部分： VCC，GND，电源和地现在是69页\一共有81页\编辑于星期一

控制部分： /RD读控制线。当其有效时，数据从 EPROM内的某个单元通过数据线传送 到CPU。 /WR 写控制线。当其有效时，CPU把数 据通过数据线传送到RAM中的某个单 元。 /CS片选线。该信号一般为低电平有效。 有效时表示本芯片工作。现在是70页\一共有81页\编辑于星期一2、特点 a、读/写； b、读十六位操作； c、写十六/八位操作现在是71页\一共有81页\编辑于星期一3、8086CPU的一个重要信号线 /BHE高8位数据允许控制线现在是72页\一共有81页\编辑于星期一例:设计一RAM扩展电路，容量为32K字，地址从10000H开始。芯片采用62256。现在是73页\一共有81页\编辑于星期一解：1、所需芯片2、/CS产生3、奇、偶芯片译码4、电路现在是74页\一共有81页\编辑于星期一总结数据线连接地址线连接CS产生奇、偶CS产生控制线连接现在是75页\一共有81页\编辑于星期一三、译码方式全译码部分译码线译码现在是76页\一共有81页\编辑于星期一74LS138译码芯片