EDA与VHDL知识点总结与期末考试试卷及答案

1.一个项目的输入输出端口是定义在」。

A.实体中B.结构体中C.任何位置D.进程体

2.描述项目具有逻辑功能的是B。

A.实体B.结构体C.配置D.进程

3.关键字ARCHITECTURE定义的是A。

A.结构体B.进程C.实体D.配置

4.MAXPLUSII中编译VHDL源程序时要求C。

A.文件名和实体可不同名B.文件名和实体名无关C.文件名和实体名要相同1).不确定

5.1987标准的VHDL语言对大小写是D。

A.敏感的B.只能用小写C.只能用大写D.不敏感

6.关于1987标准的VHDL语言中，标识符描述正确的是____」

A.必须以英文字母开头B.可以使用汉字开头C.可以使用数字开头D.任何字符都可以

7.关于1987标准的VHDL语言中，标识符描述正确的是B。

A.下划线可以连用B,下划线不能连用C.不能使用下划线D.可以使用任何字符

8.符合1987VHDL标准的标识符是A。

A,A_2B.A+2C.2AD.22

9.符合1987VHDL标准的标识符是A。

A.a_2_3B.a2C.2_2_aD.2a

10.不符合1987VHDL标准的标识符是C。

A.a_l_inB.a_in_2C.2_aD.asdl

11.不符合1987VHDL标准的标识符是_____D_=

A.a2b2B.alblC.adl2D.%50

12.VHDL语言中变量定义的位置是D。

A.实体中中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置

13.VHDL语言中信号定义的位置是D.

A.实体中任何位置B.实体中特定位置C.结构体中任何位置D.结构体中特定位置

14.变量是局部量可以写在B。

A.实体中B.进程中C,线粒体D.种子体中

15.变量和信号的描述正确的是」。

A,变量赋值号是:=B.信号赋值号是:=C.变量赋值号是＜=D.二者没有区别

16.变量和信号的描述正确的是B。

A,变量可以带出进程B.信号可以带出进程C.信号不能带出进程D.二者没有区别

17.关于VHDL数据类型，正确的是3o

A.数据类型不同不能进行运算B.数据类型相同才能进行运算

C.数据类型相同或相符就可以运算D.运算与数据类型无关

18.下面数据中属于实数的是A。

A.4.2B.3C.'1'D."110H”

19.下面数据中属于位矢量的是1)。

A.4.2B.3C.TD.“11011”

20.关于VHDL数据类型，正确的是。

A.用户不能定义子类型B.用户可以定义子类型

C.用户可以定义任何类型的数据D.前面三个答案都是错误的

21.可以不必声明而直接引用的数据类型是C。

A.STD_L0GICB.STD_L0GIC_VECT0RC.BITD.前面三个答案都是错误的

22.STDL0GIG1164中定义的高阻是字符D。

A.XB.xC.zD.Z

23.STD_L0GIG」164中字符II定义的是A。

A.弱信号1B.弱信号0C.没有这个定义D.初始值

24.使用STDL0GIG1164使用的数据类型时B。

A.可以直接调用B.必须在库和包集合中声明C.必须在实体中声明D.必须在结构体中声明

25.关于转化函数正确的说法是«

A.任何数据类型都可以通过转化函数相互转化B.只有特定类型的数据类型可以转化

C.任何数据类型都不能转化D.前面说法都是错误的

26.VHDL运算符优先级的说法正确的是」。

A.逻辑运算的优先级最高B.关系运算的优先级最高

C.逻辑运算的优先级最低D.关系运算的优先级最低

27.VHDL运算符优先级的说法正确的是A。

A.NOT的优先级最高B.AND和NOT属于同一个优先级

C.NOT的优先级最低D.前面的说法都是错误的

28.VHDL运算符优先级的说法正确的是D。

A.括号不能改变优先级B.不能使用括号C.括号的优先级最低D.括号可以改变优先级

29.如果a=l,b=0,则逻辑表达式(aANDb)OR(NOTbANDa)的值是B,

A.0B.1C.2D.不确定

30.关于关系运算符的说法正确的是。

A,不能进行关系运算B.关系运算和数据类型无关

C.关系运算数据类型要相同D.前面的说法都错误

31.转换函数TO_BITVECTOR(A)的功能是。

A.将STDLOGICVECTOR转换为BITVECTORB.将REAL转换为BITVECTOR

C.将TIME转换为BIT_VECTORD.前面的说法都错误

32.VHDL中顺序语句放置位置说法正确的是。

A.可以放在进程语句中B.可以放在子程序中C.不能放在任意位置D.前面的说法都正确

33.不属于顺序语句的是B。

A.IF语句B.LOOP语句C.PROCESS语句D.CASE语句

34.正确给变量X赋值的语句是B。

A.X<=A+B;B.X:=A+b;C.X=A+B;D.前面的都不正确

35.EDA的中文含义是A。

A.电子设计自动化B.计算机辅助计算C.计算机辅助教学D.计算机辅助制造

36.可编程逻辑器件的英文简称是。A,FPGAB.PLAC.PALD.PLD

37.现场可编程门阵列的英文简称是。A.FPGAB.PLAC.PALD.PLD

38.基于下面技术的PLD器件中允许编程次数最多的是o

A.FLASHB.EEROMC.SRAMD.PROM

39.在EDA中，ISP的中文含义是。

A.网络供应商B.在系统编程C.没有特定意义D.使用编程器烧写PLD芯片

40.在EDA中，IP的中文含义是o

A.网络供应商B.在系统编程C.没有特定意义D.知识产权核

41.EPF10K20TC144-4具有多少个管脚A

A.144个B.84个C.15个D.不确定

42.EPF10K20TC144-X器件，如果X的值越小表示«

A.器件的工作频率越小B.器件的管脚越少C.器件的延时越小I).器件的功耗越小

43.如果a=l,b=l,则逻辑表达式(aXORb)OR(NOTbANDa)的值是A.

A.0B.1C.2D.不确定

44.执行下列语句后Q的值等于B。

SIGNALE:STD_LOGIC_VECTOR(2TO5);

SIGNALQ:STD_LOGIC_VECTOR(9DOWNTO2);

E<=(2=>'1',4=>'0,,OTHERS-'V);

Q<=(2=>E(2),4=>E(3),5=>'1',7=>E(5),OTHERS=>E(4));

A.”11011011"B."0010H01"C.“11011001”D.“00101100”

45.VHDI.文本编辑中编译时出现如下的报错信息

Error:VHDLsyntaxerror:signaldeclarationmusthavebutfoundbegininstead.其错误原

因是Ao

A.信号声明缺少分号。B.错将设计文件存入了根目录，并将其设定成工程。

C.设计文件的文件名与实体名不一致。I).程序中缺少关键词。

46.VHDL文本编辑中编译时出现如下的报错信息

Error:VHDLsyntaxerror:choicevaluelengthmustmatchselectorexpressionvaluelength其

错误原因是A。

A.表达式宽度不匹配。B.错将设计文件存入了根目录，并将其设定成工程。

C.设计文件的文件名与实体名不一致。D.程序中缺少关键词。

47.MAX+PLUSII的设计文件不能直接保存在B。

A.硬盘B.根目录C.文件夹D.工程目录

48.MAXPLUSH是哪个公司的软件A。

A.ALTERAB.ATMELC.LATTICED.XILINX

49.MAXPLUSII不支持的输入方式是D。

A.文本输入B.原理图输入C,波形输入D.矢量输入

50.MAXPLUSII中原理图的后缀是B。

A.DOCB.GDFC.BMPD.JIF

51.在一个VHDL设计中Idata是-一个信号，数据类型为stdlogic_vector,试指出下面那个赋值语句是错误的。

DO

A.idata<="00001111”；B.idata<=b”0000^1111M;

C.idata<=X"AB”D.idata<=B"21”;

52.在VHDL语言中，下列对时钟边沿检测描述中，错误的是D。

A.ifelk'eventandelk='1'thenB.iffallingedge(elk)then

C.ifelk'eventandelk='O'thenD.ifelk'stableandnotelk='1'then

53.下面对利用原理图输入设计方法进行数字电路系统设计的描述中，那一种说法是不正确的。。

A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；

B.原理图输入设计方法一般是一种自底向上的设计方法；

C.原理图输入设计方法无法对电路进行功能描述；

D.原理图输入设计方法也可进行层次化设计。

54.在一个VHDL设计中idata是一个信号，数据类型为integer,数据范围0t。127下面哪个赋值语句是正确的。工。

A.idata:=32;B.idata<=16#A0#;C.idata<=16#7#E1;D.idata:=BttlOlO#;

55.下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程：A

A.原理图/HDL文本输入一功能仿真一综合一适配一编程下载一硬件测试

B.原理图/HDL文本输入一适配一综合f功能仿真一编程下载一硬件测试；

C.原理图/【IDL文本输入一功能仿真一综合一编程下载-一适配硬件测试；

D.原理图/HDL文本输入一功能仿真一适配一编程下载一综合一硬件测试

56.在VHDL语言中，下列对进程(PROCESS)语句的语句结构及语法规则的描述中，正确的是。

A.PROCESS为一无限循环语句;敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B.敏感信号参数表

中，应列出进程中使用的所有输入信号；

C.进程由说明部分、结构体部分、和敏感信号参数表三部分组成；

D.当前进程中声明的信号也可用于其他进程。

57.对于信号和变量的说法，哪一个是不正确的：A。

A.信号用于作为进程中局部数据存储单元B.变量的赋值是立即完成的

C.信号在整个结构体内的任何地方都能适用D.变量和信号的赋值符号不一样

58.VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：。

A.IEEE库B.VITAL库C.STD库D.WORK工作库

59.下列语句中，不属于并行语句的是：B

A.进程语句B.CASE语句C.元件例化语句D.WHEN…ELSE…语句

60.下面哪一条命令是MAX+PLUSH在时序仿真时执行加载节点的命令？C

A.file—>setprojecttocurrentfileB.assign—>pin/locationchip

C.node—>enternodefromSNFD.file—>createdefaultsymbol

61.在EDA工具中，能将硬件描述语言转换为硬件申路的重要工具软件称为D。A.仿真器B.

综合器C.适配器D.下载器

62.VHDL文本编辑中编译时出现如下的报错信息

Error:Can'topenVHDL“WORK”其错误原因是Bo

A.错将设计文件的后缀写成.tdf,而非.vhd。

B.错将设计文件存入了根目录，并将其设定成工程.

C.设计文件的文件名与实体名不一致。

D.程序中缺少关键词。

63.在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与B作用。

A.IFB.THENC.ANDD.OR

64.下面哪一条命令是MAXPLUSH软件中引脚锁定的命令C。

A.file—>setprojecttocurrentfileB.node—>enternodefromSNF

C.assign—>pin/locationchipD.file—>createdefaultsymbol]

65.下列关于信号的说法不正确的是C°A.信号相当于器件内部的一个数据暂存节点。

B.信号的端口模式不必定义，它的数据既可以流进，也可以流出。

C.在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。

D.信号在整个结构体内的任何地方都能适用。

66.下面哪一个可以用作VHDL中的合法的实体名D。

A.ORB.VARIABLEC.SIGNALD.OUT1

67.VHDL文本编辑中编译时出现如下的报错信息

Error:Linel,Filee:\muxfile\mux21.tdf:TDFsyntaxerror…其错误原因是A。

A.错将设计文件的后缀写成.tdf而非.vhdo

B.错将设计文件存入了根目录，并将其设定成工程。

C.设计文件的文件名与实体名不一致。

D.程序中缺少关键词。

68.下列关于变量的说法正确的是A。

A.变量是一个局部量，它只能在进程和子程序中使用。

B.变量的赋值不是立即发生的，它需要有一个8延时。

C.在进程的敏感信号表中，既可以使用信号，也可以使用变量。

D.变量赋值的一般表达式为：目标变量名<=表达式。

69.下列关于CASE语句的说法不正确的是B。

A.条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。

B.CASE语句中必须要有WHENOT1【ERS=>NULL；语句。

C.CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现o

D.CASE语句执行必须选中，且只能选中所列条件语句中的一条。

70.VHDL中，为目标变量赋值符号是D。

A.=:B.=C.<=D.:=

71.在VHDL中,可以用语句1)表示检测clock下降沿。

A.clock'eventB.clock'eventandclock=,1'C.clock=,O'D.clock'eventandclock=,O'

72.在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOP语句的局部量，B事先声明。A.必须

B.不必c.其类型要D.其属性要

73.在VHDL中，语句"FORIIN0TO7LOOP”定义循环次数为_A_一次。

A.8B.7C.0D.1

74.在VHDL中，PROCESS结构内部是由B.语句组成的。

A.顺序B.顺序和并行C.并行D.任何

75.执行MAX+PLUSH的C_命令，可以对设计的电路进行仿真。

A.GreatDefaultSymbolB.CompilerC.SimulatorD.Programmer

76.在VHDL中，PROCESS本身是C语句。

A.顺序B.顺序和并行C.并行D.任何

77.下面哪一个是VHDL中的波形编辑文件的后缀名B

A.gdfB.scfC.sysD.tdf

78.在元件例化语句中，用D符号实现名称映射,将例化元件端口声明语句中的信号与PORTMAP()中的信号名关

联起来。

A.=B.:=C.<=D.=>

79.在VHDL中，含WAIT语句的进程PROCESS的括弧中」再加敏感信号，否则则是非法的。

A.可以B.不能C.必须D.有时可以

80.在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是I)。

A.综合B.编译C.仿真D.被高层次电路设计调用

81.在MAX+PLUSH工具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇

编等操作，并检查设计文件是否正确的过程称为。

A.编辑B.编译C.综合D.编程

82.VHDL文本编辑中编译时出现如下的报错信息

Error:VHDLDesignFile”mux21"mustcontainanentityofthesamename

其错误原因是C.

A.错将设计文件的后缀写成.tdf而非.vhd。B.错将设计文件存入了根目录，并将其设定成工程。C.设计文件

的文件名与实体名不一致。D.程序中缺少关键词。

83.执行下列语句后Q的值等于I)。

SIGNALE:STD_LOGIC_VECTOR(2TO5);

SIGNALQ:STDLOGICVECTOR(9D0WT02);

E〈=(2=>'O',4=>'O',OTHERS-'J);

Q<=(2=>E(2),4=>E(3),5=>'1',7=>E(5),OTHERS=>E(4));

A.“11011011”B.“00110100”C.“11011001”D.“00101100”

开发工具的发展趋势

面对当今飞速发展的电子产品市场，电子设计人员需要更加实用、快捷的开发工具，使用统一的集成化设计环境，改变

优先考虑具体物理实现方式的传统设计思路，将精力集中到设计构思、方案比较和寻找优化设计等方面，以最快的速度

开发出性能优良、质量一流的电子产品。开发工具的发展趋势如下：

(1)具有混合信号处理能力

由于数字电路和模拟电路的不同特性，模拟集成电路EDA工具的发展远远落后于数字电路EDA开发工具。但是，由于

物理量本身多以模拟形式存在，实现高性能复杂电子系统的设计必然离不开模拟信号。20世纪90年代以来，EDA工具

厂商都比较重视数模混合信号设计工具的开发。美国Cadence、Synopsys等公司开发的EDA工具已经具有了数模混合

设计能力，这些EDA开发工具能完成含有模数变换、数字信号处理、专用集成电路宏单元、数模变换和各种压控振荡

器在内的混合系统设计。

(2)高效的仿真工具

在整个电子系统设计过程中，仿真是花费时间最多的工作，也是占用EAD工具时间最多的一个环节。可以将电子系统

设计的仿真过程分为两个阶段：设计前期的系统级仿真和设计过程中的电路级仿真。系统级仿真主要验证系统的功能，

如验证设计的有效性等；电路级仿真主要验证系统的性能，决定怎样实现设计，如测试设计的精度、处理和保证设计要

求等。要提高仿真的效率，一方面是要建立合理的仿真算法；另一方面是要更好地解决系统级仿真中，系统模型的建模

和电路级仿真中电路模型的建模技术。在未来的EDA技术中，仿真工具将有较大的发展空间。

(3)理想的逻辑综合、优化工具

逻辑综合功能是将高层次系统行为设计自动翻译成门级逻辑的电路描述，做到了实际与工艺的独立。优化则是对于上述

综合生成的电路网表，根据逻辑方程功能等效的原则，用更小、更快的综合结果替代一些复杂的逻辑电路单元，根据指

定目标库映射成新的网表。随着电子系统的集成规模越来越大，几乎不可能直接面向电路图做设计，要将设计者的精力

从繁琐的逻辑图设计和分析中转移到设计前期算法开发匕逻辑综合、优化工具就是要把设计者的算法完整高效地生成

电路网表。

1.4.3系统描述方式的发展趋势

(1)描述方式简便化

20世纪80年代，电子设计开始采用新的综合工具，设计工作由逻辑图设计描述转向以各种硬件描述语言为主的编程方

式。用硬件描述语言描述设计，更接近系统行为描述，且便于综合，更适于传递和修改设计信息，还可以建立独立于工

艺的设计文件，不便之处是不太直观，要求设计师具有硬件语言编程能力，但是编程能力需要长时间的培养。

到了20世纪90年代，一些EDA公司相继推出了一批图形化的设计输入工具。这些输入工具允许设计师用他们最方便

并熟悉的设计方式(如框图、状态图、真值表和逻辑方程)建立设计文件，然后由EDA工具自动生成综合所需的硬件

描述语言文件。图形化的描述方式具有简单直观、容易掌握的优点，是未来主要的发展趋势。

(2)描述方式高效化和统一化

C/C++语言是软件工程师在开发商业软件时的标准语言，也是使用最为广泛的高级语言。许多公司已经提出了不少方案,

尝试在C语言的基础上设计下一代硬件描述语言。随着算法描述抽象层次的提高，使用C/C++语言设计系统的优势将更

加明显，设计者可以快速而简洁地构建功能函数，通过标准库和函数调用技术，创建更庞大、更复杂和更高速的系统。

但是，目前的C/C++语言描述方式与硬件描述语言之间还有一段距离，还有待于更多EDA软件厂家和可编程逻辑器件

公司的支持。随着EDA技术的不断成熟，软件和硬件的概念将日益模糊，使用单一的高级语言直接设计整个系统将是

一个统一化的发展趋势。

A.设计实体B.结构体C.输入D.输出

95.执行下列语句后Q的值等于A。

SIGNALE:STD^L0GIC_VECT0R(2TO5);

SIGNALQ:STDLOGICVECTOR(9DOWNTO2);

E<=(2=>'1',4=>'1',OTHERS=>>O');

Q<=(2=>E(2),4=>E(3),5=>'1',7=>E(5),OTHERS=>E(4));...

A.u1101101B.00110100"C."11011001”D.“00101100”

96.在VHDL的IEEE标准库中，预定义的标准逻辑位STD.LOGIC的数据类型中是用表示的。A.小写字母和数

字B.大写字母数字C.大或小写字母和数字D.全部是数字

97.执行MAX+PLUSII的A命令,可以为设计电路建立一个元件符号。

A.createdefaultsymbolB.simulatorC.compilerD.timinganalyzer

98.在VHDL中，条件信号赋值语句WHEN_ELSE属于语句。

A.并行和顺序B.顺序C.并行D.不存在的

99.在VHDL的IEEE标准库中，预定义的标准逻辑数据STD„LOGIC有C种逻辑值。

A.2B.3C.91).8

100.一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为。

A.设计输入B.设计输出C.设计实体D.设计结构

一、填空题(本大题共10小题，每空1分，共20分)

1.一般把EDA技术的发展分为MOS时代、MOS时代和ASIC三个阶段。

2.EDA设计流程包括设计输入、设计实现、实际设计检验和下载编程四个步骤。

3.EDA设计输入主要包括图形输入、HDL文本输入和状态机输入。

4.时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为功能仿真。

5.VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。

6.图形文件设计结束后一定要通过仿真，检查设计文件是否正确。

7.以EDA方式设计实现的电路设计文件，最终可以编程下到FPGA和CPU)芯片中，完成硬件设计和验证。

8.MAX+PLUS的文本文件类型是(后缀名).VHD。

9.在PC上利用VHDL进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录。

10.VHDL源程序的文件名应与实体名相同，否则无法通过编译。

二、选择题：(本大题共5小题，每小题3分，共15分)。

11.在EDA工具中，能完成在目标系统器件上布局布线软件称为(C)

A.仿真器B.综合器C.适配器1).下载器

12.在执行MAX+PLUSII的(d)命令，可以精确分析设计电路输入与输出波形间的延时量。

A.CreatedefaultsymbolB.Simulator

C.CompilerD.TimingAnalyzer

13.VHDL常用的库是(A)

A.IEEEB.STDC.WORKD.PACKAGE

14.下面既是并行语句又是串行语句的是（C）

A.变量赋值B.信号赋值C.PROCESS语句D.WHEN-ELSE语句

15.在VHDL中，用语句（D）表示clock的下降沿。

A.clock'EVENTB.clock,EVENTANDclock=,1'

C.clock='0D.clock*EVENTANDclock='O'

三、名词解释题：（本大题共3题，每小题3分，共计9分）

16.EDA:电子设计自动化

17.VHDL和FPGA:超高速硬件描述语言现场可编程门阵列

1.一个项目的输入输出端口是定义在（）1-5ACDCD6-10CCACA

A.实体中；.B.结构体中；C.任何位置；D.进程中。

2.MAXPLUS2中编译VHDL源程序时要求（）

A.文件名和实体可以不同名；B.文件名和实体名无关；

C.文件名和实体名要相同；D.不确定。

3.VHDL语言中变量定义的位置是（）

A.实体中中任何位置；B.实体中特定位置；C.结构体中任何位置；D.结构体中特定位置。

4.可以不必声明而直接引用的数据类型是（）

A.STD_LOGIC；B.STD_LOGIC_VECTOR；C.BIT；D.ARRAY,

5.MAXPLUS2不支持的输入方式是（）

A文本输入；.B.原理图输入；C.波形输入；D.矢量输入。

6.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（）

A.FPGA全称为复杂可编程逻辑器件；B.FPGA是基于乘积项结构的可编程逻辑器件；

C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；

D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。

7.下面不属于顺序语句的是（）

A.IF语句；B.LOOP语句；C.PROCESS语句；D.CASE语句。

8.VHDL语言是一种结构化设计语言；-个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是（）

A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。

9.进程中的信号赋值语句，其信号更新是（）

A.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D,都不对。

10.嵌套使用IF语句，其综合结果可实现：（）

A.带优先级且条件相与的逻辑电路；B.条件相或的逻辑电路；C.三态控制电路；D.双向控制电路。

一、选择题：（20分）

1.下列是EDA技术应用时涉及的步骤：

A.原理图/HDL文本输入；B.适配；C.时序仿真；D.编程下载；E.硬件测试；F.综合

请选择合适的项构成基于EDA软件的FPGA/CPLD设计流程：

A-___F___—B_f____CfDfE____

2.PLD的可编程主要基于A.LUT结构或者B.乘积项结构：

请指出下列两种可编程逻辑基于的可编程结构：

FPGA基于____ACPLD基于____B

3.在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。

对于A.FPGAB.CPLD两类器件：

一位热码状态机编码方式适合于—A—器件；

顺序编码状态机编码方式适合于—B—器件；

4.下列优化方法中那两种是速度优化方法：—B—、—D_

A.资源共享B.流水线C.串行化D.关键路径优化

单项选择题：

5.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合

的描述中，_D_是错误的。

A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；

B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。

D.综合是纯软件的转换过程，与器件硬件结构无关；

6.嵌套的IF语句，其综合结果可实现一D_o

A.条件相与的逻辑B.条件相或的逻辑

C.条件相异或的逻辑D.三态控制电路

7.在一个VHDL设计中Idata是一个信号，数据类型为std」ogic_vector,试指出下面那个赋值语句是错误的。D

A.idata<="00001111”B.idata<=b"00001111";

C.idata<=X"AB"；D.idata<=B”21”;

8.在VHDL语言中，下列对时钟边沿检测描述中，错误的是D。

A.ifelk'eventandelk='1'then

B.iffallingedge（elk）then

C.ifelk'eventandelk='O'then

D.ifelk'stableandnotelk='1'then

9.请指出AlteraCyclone系列中的EP1C6Q240C8这个器件是属于_C—

A.ROMB.CPLDC.FPGAD.GAL

二、EDA名词解释，（10分）

写出下列缩写的中文（或者英文）含义：

1.ASIC专用集成电路

2.FPGA现场可编程门阵列

3.CPLD复杂可编程逻辑器件

4.EDA电子设计自动化

5.IP知识产权核

6.SOC单芯片系统

一、单项选择题

1、2.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入-_A-综合一适配一Bf编程下载一硬

件测试。P14

A.功能仿真B.时序仿真

C.逻辑综合D.配置

3.IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块

的具体电路的IP核为—A—。P25

A.软IPB.固IP

C.硬IPD.全对

4.综合是EDA设计流程的关键步骤，在下面对综合的描述中，D一是错误的。P15

A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。

B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。

C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。

D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综

合结果是唯一的）。

5.大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过—A_实现其逻辑功能。P42

A.可编程乘积项逻辑B.查找表（LUT）

C.输入缓冲D.输出缓冲

6.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述P274

A.器件外部特性B.器件的内部功能

C.器件外部特性与内部功能D.器件的综合约束

7.电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列

方法中—A—不属于面积优化。P238

A.流水线设计B.资源共享

C.逻辑优化D.串行化

8.进程中的信号赋值语句，其信号更新是—B—»P134

A.立即完成B.在进程的最后完成

C.按顺序完成D.都不对

9.不完整的IF语句，其综合结果可实现A」P147

A.忖序逻辑电路B.组合逻辑电路

C.双向电路D.三态控制电路

10.状态机编码方式中，其中—A_占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制

非法状态。P221

A.一位热码编码B.顺序编码

C.状态位直接输出型编码D.格雷码编码

二、VHDL程序填空

1.下面程序是1位十进制计数器的VHDL描述，试补充完整。

LIBRARYIEEE;

USEIEEE.STDLOGIC1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCNT10IS

PORT(CLK:INSTD_LOGIC;

Q:OUTSTDLOGICVECTOR(3DOWNTO0));

ENDCNT10;

ARCHITECTUREbhvOFCNT10IS

SIGNALQI:STD_LOGIC_VECTOR(3DOWNTO0);

BEGIN

PROCESS(CLK)

BEGIN

IFCLK'EVENTANDCLK='1'THEN—边沿检测

IFQI>10THEN

QI<=(OTHERS=>'O');—置零

ELSE

QI<=QI+1；—力口1

ENDIF;

ENDIF;

ENDPROCESS;

Q<=QI；

ENDbhv;

2.下面是一个多路选择器的VHDL描述，试补充完整。

LIBRARYIEEE;

USEIEEE.STD_L0GIC_1164.ALL;

ENTITYbmuxIS

PORT(sei:INST1)_LOGIC;

A,B:INSTD_L0GIC_VECT0R(7DOWNTO0);

Y:OUTSTD_L0GIC_VECT0R(7DOWNTO0));

ENDbmux;

ARCHITECTUREbhvOFbmuxIS

BEGIN

y<=Awhensei='1'ELSE

B;

ENDbhv;

三、VHDL程序改错

仔细阅读下列程序，回答问题

LIBRARYIEEE;—1

USEIEEE.STD_L0GIC_1164.ALL;-2

ENTITYLED7SEGIS-3

PORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);—4

CLK:INSTD_LOGIC;—5

LED7S:OUTSTDLOGICVECTOR(6DOWNTO0));—6

ENDLED7SEG;—7

ARCHITECTUREoneOFLED7SEGIS—8

SIGNALTMP:STD_LOGIC;—9

BEGIN—10

SYNC:PROCESS(CLK,A)—11

BEGIN—12

IFCLK'EVENTANDCLK=1''THEN—13

TMP<=A;—14

ENDIF;—15

ENDPROCESS;—16

OUTLED:PROCESS(TMP)—17

BEGIN—18

CASETMPIS—19

WHEN"0000'=>LED7S<="0111111〃；—20

WHEN〃0001〃=>LED7S<="0000110〃；—21

WHEN〃0010〃=>LED7S<="1011011〃；—22

WHEN，，00ir，=>LED7S<=〃1001111〃；—23

WHEN〃0100〃=>LED7S<=〃1100110〃；—24

WHEN〃0101〃=>LED7S<=—25

WHEN=>LED7S<=—26

WHEN=>LED7S<="0000111〃；—27

WHEN〃1000〃=>LED7S<=—28

WHEN〃I001〃=>LED7S<="1101111〃；—29

ENDCASE;—30

ENDPROCESS;—31

ENDone;-32

1.在程序中存在两处错误，试指出，并说明理由：

第14行TMP附值错误

第29与30行之间，缺少WHENOTHERS语句

2.修改相应行的程序：

错误1行号：9程序改为：

TMP:STD_L0GIC_VECT0R(3DOWNTO0);

错误2行号：29程序改为：

该语句后添加WHENOTHERS=>LED7S<="0000000”;

四、阅读下列VHDL程序，画出原理图(RTL级)

LIBRARYIEEE;

USEIEEE.STD_LOG1C_1164.ALL;

ENTITYHADIS

PORT(a:INSTD_LOGIC;

b:INSTD_LOGIC;

c:OUTSTD_LOGTC;

d:OUTSTD_LOGIC);

ENDENTITYHAD;

ARCHITECTUREfhlOFHADIS

BEGIN

c<=NOT(aNANDb);

d<=(aORb)AND(aNANDb);

ENDARCHITECTUREfhl;

五、请按题中要求写出相应VHDL程序

1.带计数使能的异步复位计数器

输入端口：elk时钟信号

rst异步复位信号

en计数使能

load同步装载

data（装载）数据输入，位宽为10

输出端口：q计数输出，位宽为10

LIBRARYIEEE;

USEIEEE.STD_L0GIC_1164.ALL;

USEIEE