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文档简介

寄存器堆部件实实验介本实验将实现CPU中的寄存器堆（regfiles）部件，以便于以后CPU的设实验目实验原接口定义，可以直接到文件（请务必按照接口定义编写代码，在将来的实验中也是如此，模块名也请按照给出的定义命名）regfilesmoduleinputclk, //寄存器组时钟信号，下降沿写入数据（注意：pc为上升沿，input //reset信号，reset有效时全部寄存器置input //写有效信号 有效时寄存器才能被写input[4:0]raddr1, //所需的寄存器的地址input[4:0]raddr2, //所需的寄存器的地址input[4:0]waddr, input31:0wdata,//output31:0]rdata1,//raddr1raddr1的输入即输出output[31:0]rdata2//raddr2raddr2的输入即输出 寄存器常为零且不可写入，可以使用接地实实现（需要根据具体情况作出更改16regfiles 信号连接入每个寄存器，控制寄存器的读rest信号连接入每个寄存实现，werst这样的1位输入可

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