数的表示和算术电路(与“进位”有关文档共62张)

模拟信号：在时间上和数值上连续的信号。数字信号：在时间上和数值上不连续的（即离散的）信号。uu模拟信号波形数字信号波形tt对模拟信号进行传输、处理的电子线路称为模拟电路。对数字信号进行传输、处理的电子线路称为数字电路。数字信号与数字电路1第1页，共62页。（1）工作信号是二进制的数字信号，在时间上和数值上是离散的（不连续），反映在电路上就是低电平和高电平两种状态（即0和1两个逻辑值）。（2）在数字电路中，研究的主要问题是电路的逻辑功能，即输入信号的状态和输出信号的状态之间的关系。（3）对组成数字电路的元器件的精度要求不高，只要在工作时能够可靠地区分0和1两种状态即可。数字电路的特点2第2页，共62页。（2）按所用器件制作工艺的不同：数字电路可分为双极型（TTL型）和单极型（MOS型）两类。（3）按照电路的结构和工作原理的不同：数字电路可分为组合逻辑电路和时序逻辑电路两类。组合逻辑电路没有记忆功能，其输出信号只与当时的输入信号有关，而与电路以前的状态无关。时序逻辑电路具有记忆功能，其输出信号不仅和当时的输入信号有关，而且与电路以前的状态有关。（1）按集成度分类：数字电路可分为小规模（SSI，每片数十器件）、中规模（MSI，每片数百器件）、大规模（LSI，每片数千器件）和超大规模（VLSI，每片器件数目大于1万）数字集成电路。集成电路从应用的角度又可分为通用型和专用型两大类型。数字电路的分类3第3页，共62页。（1）进位制：表示数时，仅用一位数码往往不够用，必须用进位计数的方法组成多位数码。多位数码每一位的构成以及从低位到高位的进位规则称为进位计数制，简称进位制。（2）基数：进位制的基数，就是在该进位制中可能用到的数码个数。（3）位权（位的权数）：在某一进位制的数中，每一位的大小都对应着该位上的数码乘上一个固定的数，这个固定的数就是这一位的权数。权数是一个幂。数制4第4页，共62页。数码为：0～9；基数是10。运算规律：逢十进一，即：9＋1＝10。十进制数的权展开式：５５５５５×１０３＝５０００５×１０２＝５００５×１０１＝５０５×１００＝５＝５５５５103、102、101、100称为十进制的权。各数位的权是10的幂。同样的数码在不同的数位上代表的数值不同。＋任意一个十进制数都可以表示为各个数位上的数码与其对应的权的乘积之和，称权展开式。即：(5555)10＝5×103

＋5×102＋5×101＋5×100又如：(209.04)10＝2×102

＋0×101＋9×100＋0×10－1＋4×10－2十进制5第5页，共62页。数码为：0、1；基数是2。运算规律：逢二进一，即：1＋1＝10。二进制数的权展开式：如：(101.01)2＝1×22

＋0×21＋1×20＋0×2－1＋1×2－2

＝(5.25)10加法规则：0+0=0，0+1=1，1+0=1，1+1=10乘法规则：0.0=0，0.1=0，1.0=0，1.1=1运算规则各数位的权是２的幂二进制数只有0和1两个数码，它的每一位都可以用电子元件来实现，且运算规则简单，相应的运算电路也容易实现。二进制6第6页，共62页。八进制数码为：0～7；基数是8。运算规律：逢八进一，即：7＋1＝10。八进制数的权展开式：如：(207.04)8＝2×82

＋0×81＋7×80＋0×8－1＋4×8－2＝(135.0625)8各数位的权是8的幂7第7页，共62页。十六进制数码为：0～9、A～F；基数是16。运算规律：逢十六进一，即：F＋1＝10。十六进制数的权展开式：如：(D8.A)2＝13×161

＋8×160＋10×16－1＝(216.625)10各数位的权是16的幂8第8页，共62页。十进制数二进制数八进制数十六进制数0123456789101112131415000000000100010000110010000101001100011101000010010101001011011000110101110011110123456710111213141516170123456789ABCDEF各种进制数之间的对应关系9第9页，共62页。（1）二进制数转换为八进制数：将二进制数由小数点开始，整数部分向左，小数部分向右，每3位分成一组，不够3位补零，则每组二进制数便是一位八进制数。1101010.01000＝(152.2)8（2）八进制数转换为二进制数：将每位八进制数用3位二进制数表示。 =011111100.010110(374.26)8二进制数与八进制数相互转换10第10页，共62页。二进制数与十六进制数相互转换111010100.0110000＝(1E8.6)16=101011110100.01110110(AF4.76)16二进制数与十六进制数的相互转换，按照每4位二进制数对应于一位十六进制数进行转换。11第11页，共62页。采用的方法—基数连除、连乘法原理：将整数部分和小数部分分别进行转换。整数部分采用基数连除法，小数部分采用基数连乘法。转换后再合并。十进制数与二进制数相互转换12第12页，共62页。整数部分采用基数连除法，先得到的余数为低位，后得到的余数为高位。小数部分采用基数连乘法，先得到的整数为高位，后得到的整数为低位。所以：(44.375)10＝(101100.011)2采用基数连除、连乘法，可将十进制数转换为任意的N进制数。13第13页，共62页。运算规律：逢十进一，即：9＋1＝10。各数位的权是10的幂。采用基数连除、连乘法，可将十进制数转换为任意的N进制数。(z2,x,Cin),例：510101110110or(Cout,z1,z2,z3);FAstage0(Cin,x0,y0,s0,c1);inputCin,x,y;S:相加的和（Sum）xor(s,x,y,Cin);moduleAddern(Cin,x,y,s,Cout);用一定位数的二进制数来表示十进制数码、字母、符号等信息称为编码。用以表示十进制数码、字母、符号等信息的一定位数的二进制数称为代码。数字系统只能识别0和1，怎样才能表示更多的数码、符号、字母呢？用编码可以解决此问题。二-十进制代码：用4位二进制数b3b2b1b0来表示十进制数中的0~9十个数码。简称BCD码。

2421码的权值依次为2、4、2、1；余3码由8421码加0011得到；格雷码是一种循环码，其特点是任何相邻的两个码字，仅有一位代码不同，其它位相同。用四位自然二进制码中的前十个码字来表示十进制数码，因各位的权值依次为8、4、2、1，故称8421BCD码。编码14第14页，共62页。十进制数8421码余3码格雷码2421码5421码012345678900000001001000110100010101100111100010010011010001010110011110001001101010111100000000010011001001100111010101001100110100000001001000110100101111001101111011110000000100100011010010001001101010111100权842124215421常用BCD码15第15页，共62页。有符号数16十进制系统：‘+’或‘-’标在最高有效位的左侧表示数的正负二进制系统：数的符号是由其最左侧的位来决定正数：0负数：1b1b0bn-1MSB数值。。。LSB第16页，共62页。无符号数的格式17b1b0bn-1MSB数值。。。LSB所有的位都代表数的大小是最高位，是最底位bn-1b0第17页，共62页。有符号数的格式18b1b0bn-1MSB数值。。。LSB所有的位都代表数的大小表示正数，表示负数是最高位，是最底位bn-2b0bn-2符号位bn-1=0bn-1=1第18页，共62页。负数（1）19符号-数值表示法：符号位的数值来判断，‘0’=正数，‘1’=负数负数的表示法：符号-数值1的补码2的补码例：5101符号位MSB2ndLSB5X101+50101-51101第19页，共62页。负数（2）201的补码表示法：将数的每一位（包括符号位）取反例：50101-51010第20页，共62页。负数（3）212的补码表示法：先求该数的1的补码，然后再加1例：501011的补码：1010+1-5：1011第21页，共62页。2的补码220+1+2+3+4+5+6+7-8-7-6-5-4-3-2-10000000100100011010001010110011110001001101010111100110111101111第22页，共62页。无符号数的加法23第23页，共62页。24数字加法器（DigitalAdder）（一）数字信号的组成：{0，1}（二）算术运算器（加，减，乘，除）的基本单元：加法器（三）半加器（HalfAdder)：1位二进制数相加实现半加运算

的组合电路10101010第24页，共62页。半加器的符号X,Y:

各1位二进制数S:相加的和（Sum）C:

向高位的进位（Carry）半加器（HA）XYSC25第25页，共62页。半加器的运算X,Y:

各1位二进制数S:相加的和（Sum）C:

向高位的进位（Carry）26XY+SC第26页，共62页。半加器的运算27XY+SC00+0001+1010+1011+01第27页，共62页。半加器的真值表X(input)Y(input)S（sum)C

(carry)0000011010101101表1：半加器的真值表XY+SCX,Y:

各1位二进制数S:相加的和（Sum）C:

向高位的进位（Carry）28第28页，共62页。半加器的逻辑表达式X,Y:

各1位二进制数S:相加的和（Sum）C:

向高位的进位（Carry）29第29页，共62页。半加器的逻辑组合电路（1）xy’x’yxySC(a)(b)30第30页，共62页。(A)(B)(C)半加器的各种逻辑组合电路（2）31第31页，共62页。半加器的VerilogHDL编程modulehalfadder(S,C,x,y);inputx,y;outputS,C;//instantiateprimitivegatesxor(S,x,y);and(C,x,y);endmodule32第32页，共62页。33半加器（HalfAdder）H

AXCYS第33页，共62页。能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Xi、Yi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。全加器（FullAdder）34第34页，共62页。全加器（FullAdder）35第35页，共62页。HAHAXiYiCiCSiCi+1XYCSFullAdderHalfAdder全加器（FULLADDER）36第36页，共62页。37HAHAXiYiCiCSiCi+1FullAdder全加器（FULLADDER）XYC1SCFullAdder第37页，共62页。全加器（FULLADDER）38XiYiCiSiCi+1Z1Z2Z3第38页，共62页。39全加器（FullAdder）FAXSYCCout第39页，共62页。40全加器（FullAdder）第40页，共62页。41全加器（FullAdder）第41页，共62页。42全加器的VerilogHDL编程moduleFA(Cin,x,y,s,Cout);inputCin,x,y;outputs,Cout;xor(s,x,y,Cin);and(z1,x,y);and(z2,x,Cin);and(z3,y,Cin);or(Cout,z1,z2,z3);endmodule第42页，共62页。43全加器的VerilogHDL编程moduleFA(Cin,x,y,s,Cout);inputCin,x,y;outputs,Cout;xor(s,x,y,Cin);and(z1,x,y);and(z2,x,Cin);and(z3,y,Cin);or(Cout,z1,z2,z3);endmodulemoduleFA(Cin,x,y,s,Cout);inputCin,x,y;outputs,Cout;xor(s,x,y,Cin);and(z1,x,y),

(z2,x,Cin),

(z3,y,Cin);or(Cout,z1,z2,z3);endmodule第43页，共62页。44assign语句(全加器)moduleFA(Cin,x,y,s,Cout);inputCin,x,y;outputs,Cout;xor(s,x,y,Cin);and(z1,x,y),

(z2,x,Cin),

(z3,y,Cin);or(Cout,z1,z2,z3);endmodulemoduleFA(Cin,x,y,s,Cout);inputCin,x,y;outputs,Cout;

assigns=x^y^Cin;assignCout=(x&Y)|(x&Cin)|(y&Cin);endmodule第44页，共62页。45moduleFA(Cin,x,y,s,Cout);inputCin,x,y;outputs,Cout;

assigns=x^y^Cin;assignCout=(x&Y)|(x&Cin)|(y&Cin);endmoduleassign语句的减写(全加器)moduleFA(Cin,x,y,s,Cout);inputCin,x,y;outputs,Cout;

assigns=x^y^Cin,

Cout=(x&Y)|(x&Cin)|(y&Cin);endmodule第45页，共62页。串型进位加法器（行波进位加法器）46构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，速度不高。Ripple-CarryAdderCarry-RippleAdder第46页，共62页。4位串型进位加法器47第47页，共62页。n位串型进位加法器48FAX0C0Y0S0FAFAX1Y1Xn-1Yn-1S1Sn-1C1C2Cn-1Cn第48页，共62页。串型进位加法器的VerilogHDL编程moduleAdder4(Cin,x3,x2,x1,x0,y3,y2,y1,y0,s3,s2,s1,s0,Cout);inputCin,x3,x2,x1,x0,y3,y2,y1,y0;outputs3,s2,s1,s0,Cout;FAstage0(Cin,x0,y0,s0,c1);FAstage1(c1,x1,y1,s1,c2);FAstage2(c2,x2,y2,s2,c3);FAstage3(c3,x3,y3,s3,Cout);endmodulemoduleFA(Cin,x,y,s,Cout);inputCin,x,y;outputs,Cout;

assigns=x^y^Cin,

assignCout=(x&Y)|(x&Cin)|(y&Cin);endmodule第49页，共62页。FAstage1(c1,x1,y1,s1,c2);（3）按照电路的结构和工作原理的不同：数字电路可分为组合逻辑电路和时序逻辑电路两类。同样的数码在不同的数位上代表的数值不同。例：50101-51010超前进位加法器xor(S,x,y);2421码的权值依次为2、4、2、1；（一）数字信号的组成：{0，1}assigns=x^y^Cin;S:相加的和（Sum）Ripple-CarryAdderinputCin;（一）数字信号的组成：{0，1}inputCin;（3）对组成数字电路的元器件的精度要求不高，只要在工作时能够可靠地区分0和1两种状态即可。FAX0CinY0S0FAX1Y1S1C1C2FAX2Y2S2FAX3Y3S3C3CoutmoduleAdder4(Cin,x3,x2,x1,x0,y3,y2,y1,y0,s3,s2,s1,s0,Cout);inputCin,x3,x2,x1,x0,y3,y2,y1,y0;outputs3,s2,s1,s0,Cout;FAstage0(Cin,x0,y0,s0,c1);FAstage1(c1,x1,y1,s1,c2);FAstage2(c2,x2,y2,s2,c3);FAstage3(c3,x3,y3,s3,Cout);endmodule串型进位加法器的层次化分解第50页，共62页。Adder4CinY[3:0]S[3:0]向量表示(串型进位加法器)X[3:0]Cout51第51页，共62页。FAX[0]CinY[0]S[0]FAX[1]Y[1]S[1]C[1]C[2]FAX[2]Y[2]S[2]FAX[3]Y[3]S[3]C[3]CoutmoduleAdder4(Cin,x,y,s,Cout);inputCin;FAstage0(Cin,x[0],y[0],s[0],c[1]);input[3:0]x,y;FAstage1(c[1],x[1],y[1],s[1],c[2]);output[3:0]s;FAstage2(c[2],x[2],y[2],s[2],c[3]);outputCout;FAstage3(c[3],x[3],y[3],s[3],Cout);wire[3:1]C;endmodule

向量表示(串型进位加法器)第52页，共62页。moduleAdder4(Cin,x,y,s,Cout);inputCin;input[3:0]x,y;output[3:0]s;outputCout;wire[3:1]c;FAstage0(Cin,x[0],y[0],s[0],c[1]);FAstage1(c[1],x[1],y[1],s[1],c[2]);FAstage2(c[2],x[2],y[2],s[2],c[3]);FAstage3(c[3],x[3],y[3],s[3],Cout);endmodule`timescale1ns/1nsmoduletb_Adder4;regCin;reg[3:0]x,y;wire[3:0]s;wireCout;Adder4M_Adder4(.Cin(Cin),.x(x),.y(y),.s(s),.Cout(Cout));initialbeginCin=1'b0;x=3'b0;y=3'b0;#50Cin=1'b1;x=3'b010;y=3'b101;#50Cin=1'b1;x=3'b110;y=3'b010;endendmodulemoduleFA(Cin,x,y,s,Cout);inputCin,x,y;outputs,Cout;assigns=x^y^Cin;