时序数字电路

时序数字电路第一页，共七十六页，编辑于2023年，星期六本章主要内容：触发器时序逻辑电路分析方法寄存器计数器第二页，共七十六页，编辑于2023年，星期六第三页，共七十六页，编辑于2023年，星期六9.1集成单元触发器Flip-Flop，简写为FF，又称双稳态触发器。基本特性(1)有两个稳定状态(简称稳态)，正好用来表示逻辑

0

和

1。(2)在输入信号作用下，触发器的两个稳定状态可相互转换

(称为状态的翻转)。输入信号消失后，新状态可长期保持下来，因此具有记忆功能，可存储二进制信息。一个触发器可存储1位二进制数码触发器的基本特性和作用第四页，共七十六页，编辑于2023年，星期六触发器的作用：触发器有记忆功能，由它构成的电路在某时刻的输出不仅取决于该时刻的输入，还与电路原来状态有关。而门电路无记忆功能，由它构成的电路在某时刻的输出完全取决于该时刻的输入，与电路原来状态无关。触发器和门电路是构成数字电路的基本单元。第五页，共七十六页，编辑于2023年，星期六触发器的类型

根据逻辑功能不同分为：

RS

触发器

D

触发器

JK

触发器

T

触发器

T触发器根据触发方式不同分为：电平触发器边沿触发器主从触发器根据电路结构不同分为：基本

RS

触发器同步触发器主从触发器边沿触发器三、触发器逻辑功能的描述方法

主要有特性表、特性方程、驱动表(又称激励表)、状态转换图和波形图(又称时序图)等。第六页，共七十六页，编辑于2023年，星期六一、基本R－S触发器Q=1，Q=0时，称为触发器的1状态，记为Q=1；Q=0，Q=1时，称为触发器的0状态，记为Q=0。置0端，也称复位端。

R即Reset置1端，也称置位端。

S即Set信号输入端互补输出端，正常工作时，它们的输出状态相反。低电平有效9.1.1触发器的电路结构逻辑电路逻辑符号第七页，共七十六页，编辑于2023年，星期六工作原理QQSRG1G211011000SR功能说明输入QQ输出工作原理及逻辑功能011110触发器被置0触发器置010第八页，共七十六页，编辑于2023年，星期六工作原理及逻辑功能QQSRG1G211011000SR功能说明输入QQ输出100111触发器被置1触发器置010触发器置101第九页，共七十六页，编辑于2023年，星期六QQSRG1G211&&G2门输出工作原理及逻辑功能11011000SR功能说明输入QQ输出触发器置010触发器置101触发器保持原状态不变不变G1门输出第十页，共七十六页，编辑于2023年，星期六工作原理及逻辑功能QQSRG1G2输出状态不定(禁用)不定11011000SR功能说明输入QQ输出触发器置010触发器置101触发器保持原状态不变不变0011输出既非0状态，也非1状态。当RD和

SD同时由0变1时，输出状态可能为0，也可能为1，即输出状态不定。因此，这种情况禁用。第十一页，共七十六页，编辑于2023年，星期六逻辑功能的特性表描述次态现态指触发器在输入信号变化前的状态，用Qn

表示。指触发器在输入信号变化后的状态，用Qn+1表示。触发器次态与输入信号和电路原有状态之间关系的真值表。第十二页，共七十六页，编辑于2023年，星期六00001×触发器状态不定0×1010100触发器置000101101触发器置1111110011触发器保持原状态不变说明Qn+1QnSR基本RS触发器特性表的简化表示Qn11101010不定00Qn+1SR基本RS触发器特性表

置0端R

和置1端S

低电平有效。禁用R

=S

=0：称约束条件注意第十三页，共七十六页，编辑于2023年，星期六二、同步R－S触发器

实际工作中，触发器的工作状态不仅要由触发输入信号决定，而且要求按照一定的节拍工作。为此，需要增加一个时钟控制端CP。CP即ClockPulse，它是一串周期和脉宽一定的矩形脉冲。具有时钟脉冲控制的触发器称为时钟触发器，又称钟控触发器。同步触发器是其中最简单的一种，而基本RS触发器称异步触发器。第十四页，共七十六页，编辑于2023年，星期六QQG1G2SRG3G4CPQ3Q4工作原理★CP=0时，G3、G4被封锁，输入信号R、S不起作用。基本RS触发器的输入均为1，触发器状态保持不变。★CP=1时，G3、G4解除封锁，将输入信号

R和S取非后送至基本

RS触发器的输入端。0111SR电路结构与工作原理

基本

RS

触发器增加了由时钟

CP

控制的门

G3、G4第十五页，共七十六页，编辑于2023年，星期六同步R－S触发器逻辑符号同步R－S触发器输入、输出波形关系第十六页，共七十六页，编辑于2023年，星期六同步RS触发器的特性表与特性方程0000101010101011010110001111×0×1Qn+1QnSR特性表同步RS触发器Qn+1的卡诺图RSQn0100011110×

×

1

1

1

特性方程RS=0(约束条件)

特性方程指触发器次态与输入信号和电路原有状态之间的逻辑关系式。第十七页，共七十六页，编辑于2023年，星期六同步触发器的特点

同步触发器的触发方式为电平触发式同步触发器的共同缺点是存在空翻

触发脉冲作用期间，输入信号发生多次变化时，触发器输出状态也相应发生多次变化的现象称为空翻。

空翻可导致电路工作失控。指时钟脉冲信号控制

触发器工作的方式

CP=1期间翻转的称正电平触发式；CP=0期间翻转的称负电平触发式。

第十八页，共七十六页，编辑于2023年，星期六无空翻触发器Master-SlaveFlip-FlopEdge-TriggeredFlip-Flop无空翻触发器的类型和工作特点工作特点：CP=1期间，主触发器接收输入信号；CP=0期间，主触发器保持CP下降沿之前状态不变，而从触发器接受主触发器状态。因此，主从触发器的状态只能在CP下降沿时刻翻转。(详见链接)这种触发方式称为主从触发式。工作特点：只能在CP上升沿(或下降沿)时刻接收输入信号，因此，电路状态只能在CP上升沿(或下降沿)时刻翻转。这种触发方式称为边沿触发式。无空翻触发器主从触发器边沿触发器第十九页，共七十六页，编辑于2023年，星期六主从触发器和边沿触发器有何异同？

只能在

CP边沿时刻翻转，因此都克服了空翻，可靠性和抗干扰能力强，应用范围广。相同处电路结构和工作原理不同，因此电路功能不同。为保证电路正常工作，要求主从

JK触发器的

J和

K信号在

CP=1期间保持不变；而边沿触发器没有这种限制，其功能较完善，因此应用更广。相异处第二十页，共七十六页，编辑于2023年，星期六给主从触发器提供反相的时钟信号，使它们在不同的时段交替工作。三、主从J-K触发器电路、符号从触发器主触发器表示时钟触发沿为下降沿第二十一页，共七十六页，编辑于2023年，星期六QQ1S1RC1CPJK逻辑功能代入有：J－K触发器的特征方程。10011111110100110001110000K010100Qn+1QnJJ－K触发器的特性表输出状态说明输出状态不变输出状态与J状态相同输出状态与K状态相同每来一个脉冲，输出状态改一次第二十二页，共七十六页，编辑于2023年，星期六例：已知主从J－K触发器的CP、J输入和K输入的波形如下所示。设触发器的初态为1态，试画出其输出波形。解：当在CP＝1期间，J、K状态不变时，只需根据CP下降沿到达时J、K的状态和JK触发器的特性表，即可得出其输出波形。第二十三页，共七十六页，编辑于2023年，星期六四、边沿D触发器

逻辑符号和逻辑功能

特点：Qn+1跟随D信号QQC1CPD具有异步端的边沿

D

触发器1DSSDRRDRRDSSD执行

Qn+1

=

D11↑11在CP

时刻00↑11Qn×111保持不变Qn×011禁用不定态××00异步置11××01异步置00××10说明Qn+1DCPSDRD异步端低电平有效的

上升沿触发式D触发器功能表D触发器特征方程：第二十四页，共七十六页，编辑于2023年，星期六例：根据输入波形画D触发器输出波形。上升沿触发。第二十五页，共七十六页，编辑于2023年，星期六常用无空翻触发器主从

RS

触发器主从JK触发器

主从触发器边沿触发器

TTL

维持阻塞

D

触发器(通常上升沿触发)TTL边沿JK触发器(通常下降沿触发)CMOS边沿D触发器和边沿JK触发器(通常上升沿触发)第二十六页，共七十六页，编辑于2023年，星期六9.1.2不同类型触发器之间的转换一、触发器的逻辑功能及其表示方式触发器的逻辑功能，是指触发器的次态与现态、输入信号之间的逻辑关系。根据逻辑功能的不同，触发器可分为R-S触发器、J-K触发器、D触发器和T触发器等几种不同类型。

触发器的逻辑功能可用特性表、特性方程和状态图来表示。以触发器的现态和输入信号为变量，次态为函数，描述它们之间的逻辑关系的真值表称为触发器特性表。表述上述逻辑关系的逻辑表达式称为特性方程。第二十七页，共七十六页，编辑于2023年，星期六状态图（状态转换图）：图形的方法直观表述触发器的逻辑功能，图中用两个圆圈分别表示触发器的两个状态：0态和1态，用箭头表示状态转换的去向，箭头上的注释说明状态转换的条件。R-S触发器状态图J-K触发器状态图D触发器状态图第二十八页，共七十六页，编辑于2023年，星期六T触发器TnQnQn+1输出状态说明000101输出状态不变110110每来一个时钟脉冲，输出状态改变一次QnQnT触发器特性表：T触发器特征方程：T触发器状态图第二十九页，共七十六页，编辑于2023年，星期六触发器五种逻辑功能的比较无约束，但功能少无约束，且功能强令J=K=T即可令J=K=1即可D功能10Qn+110DQn+1=

DT功能QnQnQn+110TRS功能不定01

QnQn+111011000SRQn+1

=

S

+

RQnRS

=

0(约束条件)JK功能Qn10

QnQn+111011000KJQn+1=

JQn+

KQnT′功能(计数功能)只有CP输入端，无数据输入端。来一个CP翻转一次Qn+1=Qn二、不同类型触发器之间的转换第三十页，共七十六页，编辑于2023年，星期六1.JK

D2.JK

T、T′因此，令J=K=D已有Qn+1=JQn+KQn欲得Qn+1=DQQCPDC11J1KQQC11J1KQQCP1C11J1KTCP转换方法(1)写出待求触发器和给定触发器的特性方程。(3)画出用给定触发器实现待求触发器的电路。(2)比较上述特性方程，得出给定触发器中输入信号的接法。第三十一页，共七十六页，编辑于2023年，星期六3.D

JK已有Qn+1=D欲得Qn+1=JQn+KQn因此，令4.D

T已有Qn+1=D欲得Qn+1=已有Qn+1=D欲得Qn+1=Qn因此，令D=Qn因此，令D=QQCPC11DQQCPC11DTQQCPJC11DKD

T′第三十二页，共七十六页，编辑于2023年，星期六9.2时序逻辑电路分析方法9.2.1时序逻辑电路基本概念时序逻辑电路的特点是：时序逻辑电路的输出不仅取决于该时刻的输入信号，而且与电路的原状态有关。

时序电路的方框图第三十三页，共七十六页，编辑于2023年，星期六时序逻辑电路的逻辑功能的表示方法常用的也有三种：逻辑表达式、真值表（状态转换表）和状态转换图。

逻辑表达式：三个方程输出方程状态方程驱动方程（激励方程）第三十四页，共七十六页，编辑于2023年，星期六

在时序逻辑电路中，根据存储电路中的触发器是否同时动作，可将时序逻辑电路划分为同步时序逻辑电路和异步时序逻辑电路两大类。 按电路输出信号的特性可分为米里（Mealy）型和摩尔（Moore）型。米里型时序电路的输出不仅与现态有关，而且还决定于电路的输入；而摩尔型时序电路的输出仅决定于电路的现态。 根据功能分类，最常用的时序逻辑电路有寄存器和计数器等。第三十五页，共七十六页，编辑于2023年，星期六9.2.2时序逻辑电路的分析方法

分析时序逻辑电路的一般步骤如下：（1）由逻辑图写出下列各逻辑方程式： ①各触发器的时钟方程； ②时序电路的输出方程； ③各触发器的驱动方程。（2）将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。（3）根据状态方程和输出方程，进行计算，列出该时序电路的状态表，画出状态图或时序图。（4）根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。第三十六页，共七十六页，编辑于2023年，星期六9.3寄存器9.3.1数码寄存器数字系统中存放信息的部件。由触发器和逻辑门电路构成。一、双拍接收方式的数码寄存器数据输入端：D3～D0数据输出端：Y3～Y0控制端：清零、寄存控制和取数控制寄存数码的步骤：1、清零；2、寄存。第三十七页，共七十六页，编辑于2023年，星期六二、单拍接收方式的数码寄存器直接由寄存控制存入数码，不必清零。并行输入、并行输出。第三十八页，共七十六页，编辑于2023年，星期六9.3.2第三十九页，共七十六页，编辑于2023年，星期六根据数据移位和输入输出方式，可分为：第四十页，共七十六页，编辑于2023年，星期六一、单向移位寄存器右移寄存器的结构特点：左边触发器的输出端接右邻触发器的输入端。时钟脉冲作为移位控制脉冲，触发器FF0的D端为串行数据输入端，触发器FF3的输出Q端为串行数据输出端。右移寄存器（D触发器组成的4位右移寄存器）第四十一页，共七十六页，编辑于2023年，星期六移位脉冲CP串行输入Q0Q1Q2Q3012340D3D2D1D00000D3000D2D300D1D2D30D0D1D2D3

数码在右移移位寄存器中的移位情况经过4个时钟脉冲后，4位数码全部移入寄存器，可并行输出（串入－并出），若需串行输出，则还需4个时钟脉冲，即可从串行输出端得到串行数据（串入－串出）。第四十二页，共七十六页，编辑于2023年，星期六二、中规模集成4位双向移位寄存器74194Q0和Q3分别是左移和右移时的串行输出端，Q0、Q1、Q2和Q3为并行输出端。S0和S1为控制输入端。DSL和DSR分别是左移和右移串行输入。D0、D1、D2和D3是并行输入端。第四十三页，共七十六页，编辑于2023年，星期六一、功能第四十四页，共七十六页，编辑于2023年，星期六二、位数扩展示例第四十五页，共七十六页，编辑于2023年，星期六三、移位寄存器应用举例－串行加法器存放加数、和。存放被加数。存放进位位。第四十六页，共七十六页，编辑于2023年，星期六9.4计数器计数器——用以统计输入脉冲CP个数的电路。计数器的分类：（2）按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。（1）按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是十进制计数器。（3）按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。

第四十七页，共七十六页，编辑于2023年，星期六工作原理：4个JK触发器都接成T’触发器。每来一个CP的下降沿时，FF0向相反的状态翻转一次；每当Q0由1变0，FF1向相反的状态翻转一次；每当Q1由1变0，FF2向相反的状态翻转一次；每当Q2由1变0，FF3向相反的状态翻转一次。

9.4.1二进制计数器一、异步二进制加法计数器第四十八页，共七十六页，编辑于2023年，星期六由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。时序波形图状态图：第四十九页，共七十六页，编辑于2023年，星期六CPQ3Q2Q1Q0十进制数01234567891011121314151600000000111111110000011110000111100011001100110011001010101010101010012345678910111213141504位二进制加法计数器状态转换表第五十页，共七十六页，编辑于2023年，星期六异步计数器的翻转延迟问题异步二进制计数器逻辑简图异步二进制计数器累积延迟波形第五十一页，共七十六页，编辑于2023年，星期六由于该计数器的翻转规律性较强，只需用“观察法”就可设计出电路：因为是“同步”方式，所以将所有触发器的CP端连在一起，接计数脉冲。然后分析状态表，选择适当的JK信号。二、同步二进制加法计数器第五十二页，共七十六页，编辑于2023年，星期六分析状态图可见：FF0：每来一个CP，向相反的状态翻转一次。所以选J0=K0=1。FF1：当Q0=1时，来一个CP，向相反的状态翻转一次。所以选J1=K1=Q0。FF2：当Q0Q1=1时，来一个CP，向相反的状态翻转一次。所以选J2=K2=Q0Q1。FF3：当Q0Q1Q3=1时，来一个CP，向相反的状态翻转一次。所以选J3=K3=Q0Q1Q3。第五十三页，共七十六页，编辑于2023年，星期六分析时序逻辑电路的一般步骤：1．由逻辑图写出下列各逻辑方程式：（1）各触发器的时钟方程。（2）时序电路的输出方程。（3）各触发器的驱动方程。2．将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。4．根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。9.4.2十进制计数器第五十四页，共七十六页，编辑于2023年，星期六1、8421BCD码同步十进制加法计数器用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。（1）写出驱动方程：第五十五页，共七十六页，编辑于2023年，星期六（2）将各驱动方程代入JK触发器的特性方程，得到状态方程：先写出JK触发器的特性方程:状态方程：第五十六页，共七十六页，编辑于2023年，星期六设初态为Q3Q2Q1Q0=0000，代入状态方程进行计算，得状态转换表。（3）作状态转换表。第五十七页，共七十六页，编辑于2023年，星期六（4）作状态图及时序图。00001000010000001001第五十八页，共七十六页，编辑于2023年，星期六由于电路中有4个触发器，它们的状态组合共有16种。而在8421BCD码计数器中只用了10种，称为有效状态。其余6种状态称为无效状态。当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，我们就称该电路具有自启动能力。（5）检查电路能否自启动用同样的分析的方法分别求出6种无效状态下的次态，得到完整的状态转换图。可见，该计数器能够自启动。第五十九页，共七十六页，编辑于2023年，星期六CP2=Q1（当FF1的Q1由1→0时，Q2才可能改变状态。）用前面介绍的异步时序逻辑电路分析方法对该电路进行分析：（1）写出各逻辑方程式。

①时钟方程：

CP0=CP（时钟脉冲源的下降沿触发。）CP1=Q0（当FF0的Q0由1→0时，Q1才可能改变状态。)CP3=Q0（当FF0的Q0由1→0时，Q3才可能改变状态)2、8421BCD码异步十进制加法计数器第六十页，共七十六页，编辑于2023年，星期六②各触发器的驱动方程：（CP由1→0时此式有效）（Q0由1→0时此式有效）（Q1由1→0时此式有效）（Q0由1→0时此式有效）（2）将各驱动方程代入JK触发器的特性方程，得各触发器的状态方程：（3）写输出方程：第六十一页，共七十六页，编辑于2023年，星期六设初态为Q3Q2Q1Q0=0000，代入状态方程进行计算，得状态转换表。（4）作状态转换表。（CP由1→0时此式有效）（Q0由1→0时此式有效）（Q1由1→0时此式有效）（Q0由1→0时此式有效）输出CO0000000001第六十二页，共七十六页，编辑于2023年，星期六9.4.3中规模集成计数器的功能分析与扩展一、异步式加法计数器1、电路结构中规模集成异步二－五－十进制计数器7490逻辑图二进制计数器五进制计数器置9输入端置0输入端时钟有两个第六十三页，共七十六页，编辑于2023年，星期六2、逻辑功能分析CP输入输出R0(1)R0(2)S9(1)S9(2)

Q3Q2Q1Q0

×110×11×0000000000×11×01110011001↓×0×00×0×0××0×00×加法计数（1）异步置0：R0(1)和R0(2)全接高电平，S9(1)和S9(2)中有低电平。（2）异步置9：S9(1)和S9(2)全接高电平，R0(1)和R0(2)中有低电平。（3）计数：S9(1)、S9(2)及R0(1)、R0(2)中有低电平。第六十四页，共七十六页，编辑于2023年，星期六二、中规模集成同步二进制可预置加法计数器74161逻辑图代表符号置数控制端复位信号输入端使能端第六十五页，共七十六页，编辑于2023年，星期六1、功能分析输入输出CPCRLDCTTCTPD0D1D2D3Q0Q1Q2Q3×↑××↑0×××10××110×11×011110×××D0D1D2D3××××××××××××0000D0D1D2D3保持保持加法计数（1）异步清零：CR=0；（2）同步置数：LD=0、CR=1；（3）保持：LD=CR=1，CTT、CTP有一个为低电平；（4）计数：LD=CR=CTT=CTP=1。第六十六页，共七十六页，编辑于2023年，星期六3、集成计数器功能扩展利用已有的M进制计数器构成任意N(N<M)进制计数器：跳过多余的M－N个状态。方法：置零法和置位法。置零法原理示意图：第六十七页，共七十六页，编辑于2023年，星期六置零法适用于有置零输入端的计数器。对于有异步置零输入端的计数器，它的工作原理为：原M进制计数器从全0状态开始计数，接收到N个计数脉冲后电路进入SN状态。如果将SN状态译码产生一个置零信号加到计数器的异步置零输入端，则计数器将立刻返回到S0状态，这样就可跳过M－N