基于fpga的数字滤波器的设计

异，是因为iir_yn是取datayn的高14位，而datayn高14位为零。故IIR滤波器设计在一定的误差范围内是正确的。图5.10IIR滤波器设计仿真波形图5.7总体设计DA电路配置模块、AMP电路配置模块、AD电路模块、FIR滤波器模块和IIR滤波器模块在前文已经设计完毕。在此，只要将所有模块整合成一个总体，就完AAD配置FIR滤波AMP配置AMP配置AMP配置滤波选择IIR滤波输出选择初始化DA配置reset=’1’choose=’0’choose=’0’choose=’1’choose=’1’图5.11总体设计的状态转移图成了本设计。由于所有模块都是由状态机实现，故总体更容易由状态机实现。总体设计的状态转移图如图5.11所示。由于AMP模块要求的时钟频率与其他模块不同（其他模块的运行时钟频率可达FPGA的晶振频率），所以有必要把时钟频率即状态转移频率分频到最小的频率即AMP模块的时钟频率。模拟电压信号通过AD模块转换输出有符号的14位二进制数（实际输出数值不会超过12位，5.4节已作解释），将AD电路的输出输送到滤波模块，滤波处理输出的位宽与DA电路的12位的输入位宽不一致。到底取滤波处理输出的哪12位数据作为DA电路的输入，必须经过理论估计加上硬件验证。根据状态转移图，编写程序。由于前文已经给出了所有模块的程序，总体程序不再给出。总体程序中，reset按钮开关用于状态复位。choose滑动开关用于FIR和IIR滤波器的选择，当choose开关上拉时为高电平，选择IIR滤波器，当choose开关下拉时为低电平，选择FIR滤波器。AMP电路连续配置三次，以保配置成功。将总体程序综合，管脚约束，翻译，映射，布局，产生下载文件，下载到FPGA中，运行。管脚约束如下：net"clk_50m"loc="C9"|IOSTANDARD=LVCMOS33;net"clk_50m"period=20nshigh50%;net"spi_miso"loc="N10"|IOSTANDARD=LVCMOS33;net"spi_mosi"loc="T4"|IOSTANDARD=LVCMOS33|SLEW=SLOW|DRIVE=8;net"spi_sck"loc="U16"|IOSTANDARD=LVCMOS33|SLEW=SLOW|DRIVE=8;net"dac_cs"loc="N8"|IOSTANDARD=LVCMOS33|SLEW=SLOW|DRIVE=8;net"dac_clr"loc="P8"|IOSTANDARD=LVCMOS33|SLEW=SLOW|DRIVE=8;net"amp_cs"loc="N7"|IOSTANDARD=LVCMOS33|SLEW=SLOW|DRIVE=8;net"amp_shdn"loc="P7"|IOSTANDARD=LVCMOS33|SLEW=SLOW|DRIVE=8;net"reset"loc="K17"|IOSTANDARD=LVTTL|PULLDOWN;net"amp_dout"loc="E18"|IOSTANDARD=LVCMOS33;net"ad_conv"loc="P11"|IOSTANDARD=LVCMOS33|SLEW=SLOW|DRIVE=6;net"sf_ce0"loc="D16"|IOSTANDARD=LVCMOS33|SLEW=SLOW|DRIVE=4;net"ss_b"loc="U3"|IOSTANDARD=LVCMOS33|SLEW=SLOW|DRIVE=6;net"choose"loc="L13"|IOSTANDARD=LVTTL|PULLUP;将函数信号发生器接到模拟信号采集电路VINA端，FPGA上的DA电路D通道输出接入示波器。choose开关下拉，即选择FIR滤波器，调节函数信号发生器，使其输出直流偏置1.70V，幅度0.5V，频率5KHz的正弦信号，观察示波器，可以明显地观察到正弦信号，当把正弦信号的频率逐渐提高到9KHz，在示波器观察到正弦信号的幅度逐渐变小，接近零值。choose开关上拉，即选择IIR滤波器，调节函数信号发生器，使其输出直流偏置1.70V，幅度0.5V，频率10KHz的正弦信号，观察示波器，可以明显地观察到正弦信号，当把正弦信号的频率逐渐提高到33.75KHz，在示波器观察到正弦信号的幅度逐渐变小，接近零值。示波器观察结果符合设计要求。图5.12是FIR滤波示波器显示的输入输出波形，输入是直流偏置1.70V，幅度0.5V，频率5KHz的正弦信号，示波器中可以观察到输入与输出波形频率相同。图5.13是IIR滤波示波器显示的输入输出波形，输入是直流偏置1.70V，幅度0.5V，频率10 KHz的正弦信号，示波器中可以观察到输入与输出波形频率相同。图5.12和图5.13中蓝色波形代表输入波形，红色波形代表输出波形。图5.12FIR滤波示波器显示的输入输出波形图5.13IIR滤波示波器显示的输入输出波形重庆大学本科学生毕业设计（论文）6结论6结论本文完成了基于FPGA的FIR和IIR滤波器的设计与实现。硬件运行结果符合设计要求，并且达到了较好的滤波性能。本设计具有实时性、通用性和灵活性的特点，利用FPGA的在线可重配置能力，通过修改滤波器的系数和数据宽度，可以实现不同频率、不同精确度、各种类型的FIR和IIR滤波器，有着很好的应用前景。本设计也存在一些不足之处，不能达到很高的采样率，硬件资源占用较多等。其中较低的采样率是这款FPGA本身的架构特性导致的，比如时钟频率较低，AMP电路、AD电路和DA电路复用总线导致不能并行配置等。重庆大学本科学生毕业设计（论文）参考文献参考文献[1]程佩青.数字信号处理教程[M].北京：清华大学出版社,2007.[2]朱冰莲.数字信号处理[M].北京：电子工业出版社,2011.[3]孙肖子.模拟电子电路及技术基础[M].西安：西安电子科技大学出版社,2008.[4]王振红.FPGA开发与应用[M].北京：清华大学出版社,2010.[5]ChouCJ,MohanakrishnanS,EvansJ.FPGAimplementationofdigitalfilters[C]//Proc.ICSPAT.1993,93:1.[6]ParhiKK.VLSIdigitalsignalprocessingsystems:designandimplementation[M].JohnWiley&Sons,2007.[7]HigginsRJ.DigitalsignalprocessinginVLSI[J].EnglewoodCliffs,NJ,PrenticeHall,1990,608p.,1990,1.[8]FengZLBWL.DesignofdigitalFIRbandpassfilterusingdistributedalgorithmbasedonFPGA[J].ElectronicMeasurementTechnology,2007,7:030.[9]田耘,徐文波,张延伟.无线通信FPGA设计[M].北京电子工业出版社,2008．.[10]罗建军.MATLAB教程[M].北京：电子工业出版社,2005.[11]张志涌.精通MATLAB[M].北京：北京航空航天大学出版社,2000.[12]BurrusSS.Computer-basedexercisesforsignalprocessingusingMATLAB[M].PrenticeHallPTR,1993..[13]赵岩,林白,王志强.实用EDA技术与VHDL编程[M].北京：人民邮电出版社,2011.[14]潘松,王国栋.VHDL实用教材[M].成都：电子科技大学出版社,2001.[15]陈雪松.VHDL入门与应用[M].北京：人民邮电出版社,2000.目录TOC\o"1-2"\h\z\u第一章总论 1第一节项目背景 1第二节项目概况 2第二章项目建设必要性 5第三章市场分析与建设规模 7第一节汽车市场需求分析 7第二节市场预测 12第三节项目产品市场分析 13第四节建设规模 16第四章场址选择 17第一节场址所在位置现状 17第二节 场址建设条件 17第五章技术方案、设备方案、工程方案 22第一节技术方案 22第二节设备方案 28第三节工程方案 33第六章原材料、燃料供应 38第七章总图布置与公用辅助工程 39第一节总图布置 39第二节公用辅助工程 43第八章环境影响评价 52第一节环境保护设计依据 52第二节项目建设和生产对环境的影响 52第三节环境保护措施 54第四节环境影响评价 56第九章劳动安全卫生与消防 57第一节劳动安全卫生 57第二节消防 64第十章节能与节能措施 67第一节项目概况 67第二节项目综合能耗 69第三节节约及合理利用能源的主要措施 71第十一章项目实施进度与人力资源配置 76第一节建设工期 76第一节项目实施进度 76第二节生产组织与人员培训 79第十二章投资估算与资金筹措 82第一节建设投资估算 82第二节总投资估算 86第