ds100 1 8 gw1n系列fpga产品数据手册

增加UserFlash增加UG256添加B增加GW1N-6/9MG196UG169及EQ144 特 简 简 简 简 时 长 图 图3-6GW1N-6/9器件I/OBank分布示意 图3-18I/O逻辑的IDES4输入示意 图3-19I/O逻辑的OSER4输出示意 图3-22I/O逻辑的IDES8输入示意 图3-23I/O逻辑的OSER8输出示意 图3-24I/O逻辑的IDES10输入示意 图3-25I/O逻辑的OSER10输出示意 图3-26I/O逻辑的IDES16输入示意 图3-27I/O逻辑的OSER16输出示意 表 表2-2产品封装和最大用户I/O信息、LVDS对 表4-4GW1NESD- 表4-5GW1NESD– 表4-11CFU内部时序参 1.1手册内

时序以及器件订货信息。帮助用户快速了解半导体GW1N系列FPGA n可以、查看以GowinFPGAShadowBlockSingleSemiDualDualDigitalSignalDynamicClock 半导体GW1N系列FPGA产品是半导体蜂®(LittleBee®)状静态随机器、数字信号处理模块、锁相环资源，此外，内嵌Flash资GW1NFPGAFPGA综合、布局、布线、产生数据流-100,000次写周页空间：256-10,000次写周-LVCMOS33/25/18/15/12；LVTTL33，SSTL33/25/18I，I/O提供独立的BusKeeper、上拉/OpenGW1N-1SGW1N-6/9TopI/O支持MIPIOpenDrain/PushPull转换寄存器000044乘法器(18x1800I/OBank444443––[1JTAGSEL_N和JTAG管脚是互斥管脚，JTAGSEL_N引脚和JTAG4个引脚（TCK、TDI、TDO、TMS）I/OJTAG4I/O2.3x5x4x6x-4.1x3.6x10x--16x-22x-22x8x22x17x--17x14x17xTAGSEL_N和JTAG管脚是互斥管脚，JTAGSEL_N引脚和JTAG TDI、TDO、TMS）不可同时复用为I/O，此表格的数据为JTAG 的4个引脚复用/BottomBottomRightLeftDSP、Flash资源、输入输出I/O模块、锁相环、高速时钟资源等略有差异。GW1N系列FPGA产品基本的组成部分为可配置功能单元(CFU，ConfigurableLogicUnit)。在器件内部按照行、列式矩阵排列，不同容量的模式、算术逻辑模式和器模式，其中器模式GW1N-6和GW1N-9器件中支持。详细资料请参见3.2可配置功能单元。Bank1Bank0、Bank1、Bank2Bank3。I/O式。详细资料请参见3.3输入输出模块。3.5用户闪存资源(GW1N-1GW1N-1S)3.6用户闪存资源/3.12RoutingUnit)FPGA内部的所有资源提供连接关系。可配置功能单元FPGA软件自动生成。此外，GW1N系列FPGA产品还提供了丰富的时钟网络资源，长线资源，全局置复位，3.8时钟、3.9长线、3.10全局复置位。CLS(ConfigurableLogicSlice)组成，其中可配置功能片包含查找表和寄存器，请参见图3-2。CarryCarrytoRightCarryfromleft辑单元构成16x4位的分布式静态随机器（S-SRAM）或只读器。QQDIIIIIQOGW1NFPGAIOBI/OBuffer、I/O逻辑以及相应3-4IOBIOLogicIOLogicIOLogicIOIOLogicIOLogicIOLogicIOLogicBufferPairA&BufferPairA&PADPADPADPAD准（GW1N-1GW1N-1S不支持真LVDS输出。I/O提供独立的BusKeeper、上拉/OpenDrain输出OpenDrain/PushPull转换HSTL等I/OBank还提供一个独立的参考电压(VREF)，用户IOBVREF源(0.5*VCCO)VREF输入(Bank中任意一个I/O管脚作为外部VREF输入)。I/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OI/OLV版本器件支持1.2VVCC供电电压，可以满足用户低功耗的需求。VCCX支持2.5V或3.3V供电电压。核电压支持1.8V、2.5V、3.3V供电电压。支持MIPII3COpenDrain/PushPull转换。Bank88888888888822Bank8888888888Bank是否需要是否是否是否是否是否是否否是否是否是否是否是否是否是否是否是否是是否否否Bank是否需要否否否否否否否否否否否否否否否否否否否否否否否否否否否否否否否否否否否否GW1N-2/2B/4/4B/6/9器件的BANK1/2/3支持真LVDS输出，但是BANK1/2/3100欧姆输入差分匹配电阻。Bank0100欧姆输入差分匹配电阻。在BANK0/1/2/3LVDS25E、MLVDS25E、图3-8所示。

输入IO 输出IOI/O

QIODELAY模块，总共提供的延迟大约为128x30ps=3,840ps。 控制寄存器TCFF。QD

GW1N-1SGW1N-6/9的管脚都支持I/O逻辑。GW1N-1的管脚GW1N-2/GW1N-2BGW1N-4/GW1N-4B的管脚IOL10(A,B,C….J)和 IOSDR有效地改善I/O的时序性能。 IO在通用DDR模式下，GW1N系列FPGA产品可以支持较高的I/O

2222QIDES4

44OSER4

24242

7I7I 用。在这种情况下，SDR模式和普通模式还可以使用。 IDES8

88OSER8

48482IDES10

OSER10 IDES16GW1N-1SGW1N-6/9器件中支持，IDES16模式下，PAD与

OSER16在GW1N-1S和GW1N-6/9器件中支持，OSER16模式下，PAD与

Q3CFUB-SRAM18,432bits(18Kbits)。提供的SinglePortDualPort，伪双端口是B-SRAM提供的各种功能：MixedDataWidthNormalReadandWrite通写Write-throughIIIIIIIIIIIIIIIO数据输出AO数据输出B如表3-5所示。16Kx16Kx16Kx16Kx8Kx8Kx8Kx8Kx4Kx4Kx4Kx4Kx2Kx2Kx2Kx2Kx1Kx1Kx1Kx1Kx512x-512x512x2Kx2Kx2Kx2Kx1Kx1Kx1Kx1Kx512x-512x512xGW1N系列FPGA产品的块状静态随机器模块可支持混合数据线需要按照表3-6和表3-7的配置来应用。16Kx8Kx4Kx2Kx1Kx2Kx1Kx16Kx*****8Kx*****4Kx*****2Kx*****1Kx*****2Kx**1Kx**16Kx8Kx4Kx2Kx1Kx512x2Kx1Kx512x16Kx******8Kx******4Kx******2Kx******1Kx************2Kx***1Kx***B-SRAM支持上电时静态随机器初始化。在上电过程中，B-SRAM在写操作中，被写入的数据会传到B-SRAM的输出。支持正常写模式(Normal-writeMode)和通写模式(Write-throughMode)。当输出寄存器旁路(Bypass)时，新数据出现在同一个时钟的上升沿。单端口2Kx9bit模式框图如图3-28所示。993993

容量16Kx18Kx24Kx42Kx81Kx512x2Kx91Kx512x

3容量16Kx18Kx24Kx42Kx8容量1Kx2Kx91Kx是对同一个端口不能做读写操作，只支持A端口写，B端口读。3B-3B-

容量16Kx18Kx24Kx42Kx81Kx512x2Kx91Kx512xB-SRAM可配置成只读器模式，如图3-31所示。用户可通33容量16Kx18Kx24Kx42Kx81Kx512x2Kx91Kx512xB-SRAM5种操作模式，包括2种读操作模式(旁路模式BypassModePipelineReadMode)3种写操作模式(正常写模式：Normal-writeMode，通写模式：Write-throughMode，先读后写模式：Read-before-writeMode)。 WREB

3-12中列出了不同B-SRAM独立时钟。CLKAA的所有寄存器，CLKB信号控制了端口B的所有寄存器。 个时钟。写时钟(CLKA)信号控制了端口A的写入数据、写地址和读/写使能 WREB

GW1N-1GW1N-1S12Kbytes（48pagex256Bytes）的用户闪存资源(UserFlash)，主要特性如下所示：页空间：256

3-36GW1N-1和GW1N-1S

6662666242222IIIIIIIIIIIIIIIIO号用于Flash的其他与列选择相关的操作。[4]6μs后再进数据位宽与控制信号的对应关系如表3-14和表3-15所示。√√×××√√×××√√××√√√√√√×××√√×××√√××√√√√

Mode设置为“0000”后，Aclk上升沿来到时进入读操作模式。读操作模将会出现在输出管脚Dout。

清除页锁存数据将数据写入页锁存擦除选中的单元PwAclk无关。Pa（PageAddress）信号指定要Mode需要保持为“00Aclk周期内被清除。（Mode“00”个列单元组成，列单元的容量为32bits，行单元的容量为GW1N-2/2B/4/4B容量：128行*64列*32GW1N-6/9容量：304行*64列*32读电流/持续时间：2.19mA/25nsVCC&0.5mA/25ns编程/

IIIOIIIIII效的。读出的数据的地址是由XADR[5:0]和YADR[5:0]确定的。HHHLLLHHLHLHHLLLHHDSP具有时序性能稳定、资源利用率高、功耗优点。桶形移位器(Barrel通过反馈信号做自适应滤波(Adaptivefilteringthroughsignal运算可以自动取正(Computingwithoptionsofroundingtopositivenumberorprimenumber)GW1NDSP模块排列以行的形式分布在整个FPGA阵列中。每个 B1[17:0] C[53 “0”SDIA

INC[44:27]

ALUSELALUMODE

18

SIB[17:0]

B0 B1 SIA[17:0]

18

18ASEL[1:0]BSEL[1:0]ASIGN[1:0]

18×

×36

184418BSIGN[1:0]

4

LOADB

54

54

55I18-bit数据输入I18-bit数据输入I18-bit数据输入I18-bit数据输入I54-bit数据输入I直接连接到先前相邻的DSP模块的输出信号SOA，DSP模块内部从SIA到SOA的延迟时间I直接连接到先前相邻的DSP模块的输出信号SOB，DSP模块内部从SIB到SOB的延迟时间III前加器或乘法器的AI乘法器的BIIIIIIO移位数据输出O移位数据输出OOOALU输出到下一个DSP模块进行级联连接，最高A0A1B0B1CP1_A0P1_A1P1_B0P1_B1P2_0P2_1OUT9x9、18x18、36x1836x36，输入端和输出端均支持寄存器模18x3618x189x9

FPGA高性能的应用至关重要。GW1NFPGA产品提供了全局时钟网络(GCLK)，直接连接到器件的所有资源。除了GCLKHCLK资源。此外，还提供了锁相环(PLL)GCLK在器件中按象限分布，分成L、R两个象限，每个象限提供8个 通过

44

DCSRisingEdge模式入新时钟，如图3-42所示。DCSFallingEdge入新时钟，如图3-43所示。ClockBuffer66666444

LLLoop

RESETRESET_PRESET_IRESET_SDUTYDA[30]PSDA[30]FDLY[3线过去的全局时钟信号、高速时钟信号或普通数据信号。PLL的反馈信号可VCOGW1N-1S器件的PLL性能如下：VCOfCLKOUT=fVCO=fCLKOUTD=fPFD=fCLKIN/IDIV=CLKIN

3-47，及图3-48所示。I/OI/OI/OI/OI/OI/OIO I/OI/OI/O I/OI/OI/OIO I/OI/OI/O I/OI/OI/OIO I/OI/O I/O

IO

器件的内部逻辑，可用作异步/同步复位或异步/同步置位，CFUI/O中的在外部Flash中。半导体特有的GowinCONFIG配置模式，支持多达6种模式：AUTOBOOT、SSPI、MSPI、DUALBOOT、SERIALCPU。所有器件均支持SRAMFlashFlash单元。上电后，配置数据从片GW1NFPGABJTAG透明传输的特性，即Flash的操作，编程过程中器件可以按照原有的配置正常工作，编程完成后，低电平触发RECONFIG_N即可完成升级。此特性适合应用于在±5%MSPI编程模式提供时钟源。GW1N-1/1S/6/9器件输08192345670819234567多达64种时钟频率。--I/OBank--I/OBank(Powersupplyrampratesforall (InputorI/OleakageESD4-4GW1NESD4-5GW1NESD(InputorI/O(BusHoldLow电压(Busholdtrip-(I/O4-7静态电流(StaticSupplyVCCX=3.3V和1.8m（0.8m（2.8m（3.5m（编程Flash编程Flash编程FlashI/OBank电源电流DC-4-8--4-8--4-8--4-8--2-68--88--8--88--0-V(Input(InputCommonModeHalftheSumoftheTwoInputs-V差分输限(DifferentialInput-- PowerOff--forVOPorVOM)RT=--V输出低电平(OutputLowVoltageforVOPorVOM)RT=--V差模输出电压(OutputVoltage (ChangeinVODBetweenHighandLow)-- V输出零漂变化(ChangeinVOSBetweenHighandLow)--VOD=0V--4-11CFULUT4延迟(LUT4-LUT5延迟(LUT5-LUT6延迟(LUT6-LUT7延迟(LUT7-LUT8延迟(LUT8-置位/复位到寄存器输出时间(Set/ResettoRegisteroutput)-时钟到寄存器输出时间(ClocktoRegister-BSRAM读地址/数据的时钟到输出延时(Clocktooutputtimeofread-BSRAM输出寄存器的时钟到输出延时(Clocktooutputtimeofoutput-输入寄存器的时钟到输出延时(Clocktooutputtimeofinputregister)-流水寄存器的时钟到输出延时(Clocktooutputtimeofpipelineregister)-输出寄存器的时钟到输出延时(Clocktooutputtimeofoutputregister)--- (0~(-40~输出时钟Duty--(TJ=-40~+100℃,VCC=0.95~1.05V,VCCX=1.7~3.45V,VSS=℃℃––1––––––––––––––2––32VIN=“1/0”–––T=50ns之间，I/O的电流为0mA。T=50ns之后，内部定时器关闭读模式，I/O的电流为待0Tnew=Tacc<Tnew-50ns：ICC1(new)=(ICC1-ICC2)(Tacc/Tnew)+t>50ns，ICC2=(TJ=-40~+100℃,VCC=0.95~1.05V,VCCX=1.7~3.45V,VSS=––––––––3––3––––2Oe拉高到––2––––––3––3––––3––6––––5–5–Pe下降沿到Aclk–62Ta35-5853267--0-0-的数据DOUT被保存直到在下一次有效的读操作开始。[4]Thv时间为写操作开始到数据下一次擦除操作之前的累积时间，同一个地址在下一次GW1NFPGAGowinCONFIG6种，包括TCK下降沿到输出数据时间（TimefromTCKfallingedgetooutput）TCK下降沿到输出高阻时间（TimefromTCKfallingedgetohighimpedance）TCK时钟周期（TCKclock-TCK时钟高电平时间（TCKclockhigh-TCK时钟低电平时间（TCKclocklow-AUTOBOOT模式是半导体针对GW1N系列FPGA产品的瞬时接FPGA即可自行从内置Flash配置数据完成程序加载。4-9所示。TportreadyVCCVCCXVCCOREADY的上升沿时间（TimefromapplicationofVCC,VCCXandVCCOtotherisingedgeofRECONFIG_N低电平脉冲宽度（RECONFIG_NlowpulseRECONFIG_N下降沿到READY低电平时间（TimefromRECONFIG_NfallingedgetoREADYlow）-RECONFIG_N下降沿到DONE低电平时间（TimefromRECONFIG_NfallingedgetoDONElow）------SCLK下降沿到数据输出时延(TimefromSCLK