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5段流水CPU设计实验报：实验目I/O实验仪器及元器名数In -DE1-SOC实验板套111Verilog在QuartusⅡ20MIPS5CPUI/OI/OCPU与外部设备输I/OlwDE2I/OswDE2LED灯等输出设备的控制信号（或数据信息）。即将对外部设备的控制数据，从CPU内部的寄存器，写入到外部设备的相应控制寄存器（或可直接连接至外部利用自己编写的程序代码，在自己设计的CPU上，实现对板载输入开关或按键的状态输入，并将判别或处理结果，利用板载LED灯或7段LED数码管显示出来。4bit4bit二进制输入相加，利用两组分别2LED10进制形式显示“被加数”和“加数”，另外一组LED数码管以10进制形式显示“和”等。（具体任务形式不做严格规定，同学可自MIPS20在实验报告中，汇报自己的设计思想和方法；并以汇编语言的形式，提供以上两种指令集（MIPSY86）应用设计转发体现在ID阶段两个四选一的多选器上，由Cotrli的fwda和wd两个信号控制是否需要转发。根据书上的条件（前两个是EX数据，后两个是E数据）////module:assignfwda[0]=(ewreg&~em2reg&ern==rs&ern!=0)|(mm2reg&mrn==rs&mrn!=assignfwda[1]=(mwreg&~mm2reg&mrn==rs&ern!=rs&mrn!=0)|(mm2reg&mrn==rs&mrn!=0);assignfwdb[0]=(ewreg&~em2reg&ern==rt&ern!=0)|(mm2reg&mrn==rt&mrn!=assignfwdb[1]=(mwreg&~mm2reg&mrn==rt&ern!=rt&mrn!=0)|(mm2reg&mrn==rt&mrn!=0);阻塞则由 ////module:assignwpcir=~(em2reg&((ern==rs)|(ern==rt))&////module:pipepcif(wpcir)pc if(wpcir)dpc4<=pc4;inst<=//module:assigndwreg=wpcir?dwreg_tmp:1'b0;assigndm2reg=wpcir?dm2reg_tmp:1'b0;assigndwmem=wpcir?dwmem_tmp:1'b0;assigndaluimm=wpcir?daluimm_tmp:1'b0;assigndshift=wpcir?dshift_tmp:1'b0;assigndjal=wpcir?djal_tmp:1'b0;assigndaluc=wpcir?daluc_

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