数字逻辑与集成电路设计（ASIC 设计）-电子科技大学中国大学mooc课后章节答案期末考试题库2023年

数字逻辑与集成电路设计（ASIC设计）_电子科技大学中国大学mooc课后章节答案期末考试题库2023年以下Verilog代码最有可能描述的是always@(posedgeclk)beginif(reset)out<=8'b0;elseif(enable)out<=out+1;end

参考答案:

计数器

卡诺图中，两个相邻的最小项至少多只有一个变量互反。

参考答案:

正确

按以下Verilog代码描述，如果当前输出为00001000，当enable=1且reset=1时，则输出out最有可能为moduleone_hot_cnt(out,enable,clk,reset);output[7:0]out;inputenable,clk,reset;reg[7:0]out;always@(posedgeclk)if(reset)out<=8'b0000_0001;elseif(enable)out<={out[6],out[5],out[4],out[3],out[2],out[1],out[0],out[7]};endmodule

参考答案:

0000_0001

在Verilog语言中，时钟clk信号的下降沿可以表示为

参考答案:

negedgeclk

二进制数的基本运算规则是“逢二进一”，所以1+1=10。

参考答案:

正确

状态机编码方式中，占用触发器最多、但可减少状态译码组合逻辑资源的方式是

参考答案:

独热码

以下Verilog代码中信号c的位宽最有可能是assignc=&a

参考答案:

1

设所有信号位宽全部为1，以下Verilog代码最有可能描述的是notU_inv(inv_sel,sel);andU_anda(asel,a,inv_sel),andU_andb(bsel,b,sel);orU_or(y,asel,bsel);

参考答案:

多路选择器

在FPGA开发设计中，负责在目标器件上实现布局布线的EDA工具称为

参考答案:

适配器

在EDA工具中，负责把HDL代码转换成硬件电路网表的软件称为

参考答案:

综合器

若a=4’b0010，b=4’b1010，则Verilog表达式a&&b的结果是

参考答案:

1

以下Verilog代码最有可能描述的是moduleM(a,b,a_gt_b,a_eq_b,a_lt_b);inputa,b;outputa_gt_b,a_eq_b,a_lt_b;assigna_gt_b=(a>b),a_eq_b=(a==b),a_lt_b=(a

参考答案:

比较器

以下Verilog代码最有可能描述的是modulefunc(reset,clk,out);inputclk,reset;outputregout;reg[2:0]count;always@(posedgeclk,reset)beginif(~reset)begincount<=0;out<=0;endelsebeginif(count==5)begincount<=0;out<=~out;endelsecount<=count+1;endendendmodule

参考答案:

12分频电路

已知如下状态转移图，下面下划线处最有可能的Verilog代码是【图片】modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;regout;reg[1:0]state;reg[1:0]next_state;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;always@(posedgeclk)if(reset)state=S0;elsestate=next_state;always@(*)case(state)……S2:beginif(in)next_state=;elsenext_state=S0;end……

参考答案:

10

CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而FPGA的分段式布线结构决定了其延迟的不可预测性。

参考答案:

正确

已知如下状态转移图，下面下划线处最有可能的Verilog代码是【图片】modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;regout;reg[1:0]state;reg[1:0]next_state;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;……always@(inorstate)case(state)……S2:beginif(in)beginnext_state=S2;；endelse……end……

参考答案:

out=0

下面所示状态机是【图片】

参考答案:

Mealy型状态机

用VerilogHDL描述如下电路功能，其中输入是A和CP，输出为Q1、Q2和Q3。则最有可能的Verilog代码是【图片】

参考答案:

Q1<=A;Q2<=Q1;Q3<=Q2;

关于Mealy型状态机和Moore型状态机，以下描述错误的是

参考答案:

实现相同的功能时，Moore机所需的状态数可能更少

摩尔定律描述的是

参考答案:

芯片上晶体管集成度的发展趋势

以下对Moore型状态机评价不正确的是

参考答案:

通常用于比较复杂的过程控制

一个带有进位（或借位）的4bit加法-减法器，当控制信号con为0时进行加法运算，当控制信号con为1时进行减法运算。下面下划线处最有可能的Verilog代码是moduleadd_sub_4bit(a,b,ci,con,s,co);input[3:0]a,b;inputci,con;output[3:0]s;outputco;reg[3:0]s;regco;always@(________)beginIf(con){co,s}=a-b-ci;else{co,s}=a+b+ci;endmodule

参考答案:

a,b,ci,con

以下不属于FPGA基本组成结构的是

参考答案:

可编程与非门阵列

基于SRAM的FPGA器件，在每次上电后必须进行一次配置。

参考答案:

正确

以下不属于可编程逻辑器件的是

参考答案:

74LS138

FPGA更适合完成各种组合逻辑，CPLD更适合于完成时序逻辑。

参考答案:

错误

FPGA全称为复杂可编程逻辑器件。

参考答案:

错误

以下Verilog代码描述了一个触发器，横线空格处中的数值最有可能是moduledff_sync_reset(data,clk,reset,q);inputdata,clk,reset;outputq;regq;always@(posedgeclk)if(~reset)beginq<=1'b;endelsebeginq<=data;endendmodule

参考答案:

0

FPGA设计开发过程中，产生的用于器件编程的数据文件是

参考答案:

位流

FPGA开发实现过程包括设计输入、逻辑综合、器件适配、编程下载、功能仿真、时序仿真、硬件测试等步骤，以下正确的设计流程是

参考答案:

设计输入、功能仿真、逻辑综合、器件适配、时序仿真、编程下载、硬件测试

已知如下状态转移图，下面下划线处最有可能的Verilog代码是【图片】modulereduce(clk,reset,in,out);inputclk,reset,in;outputout;regout;reg[1:0]state;reg[1:0]next_state;parameterS0=2’b00;parameterS1=2’b01;parameterS2=2’b10;always@(posedgeclk)if(reset)state=;elsestate=next_state;……

参考答案:

S0

在数字电路中，逻辑功能相同的TTL门和CMOS门总是可以互相替代使用。

参考答案:

错误

以下不属于常规CPU基本功能的是

参考答案:

存储指令

只用或非门就可以实现与、或、非这三种基本的逻辑运算。

参考答案:

正确

CMOS门电路的输入可悬空当作逻辑“0”使用。

参考答案:

错误

“0”的补码只有一种形式。

参考答案:

正确

以下Verilog代码最有可能描述的是moduleshiftreg_PA(E,A,clk,rst);outputA;inputE，clk,rst;regA,B,C,D;always@(posedgeclkorposedgerst)beginif(rst)beginA=0;B=0;C=0;D=0;endelsebeginA<=B;B<=C;C<=D;D<=E;endendendmodule

参考答案:

异步复位的移位寄存器

采用奇偶校验电路可以发现代码传送过程中的所有错误。

参考答案:

错误

用Verilog语言描述信号a不等于b，应该写为

参考答案:

a!=b

HDL语言支持多种设计描述风格，以下错误的是

参考答案:

器件描述

如果信号a位宽为2，信号b位宽为3位，以下Verilog代码中信号y最合理的位宽应该是assigny={a,b};

参考答案:

5

以下Verilog代码最有可能描述的是always@(*)beginy=0;if(sel==0)y=a;elsey=b;end

参考答案:

多路复用器

以下Verilog代码最有可能描述的是always@(posedgeclk)beginif(reset==0)y<=0;elsey<=a;end

参考答案:

触发器

以下Verilog代码最有可能描述的是assignc=d？a：b;

参考答案:

多路复用器

A【图片】0=A

参考答案:

正确

BCD码指用4位二进制表示的十进制。

参考答案:

错误

(30.25) 十进制 = (11110.01) 二进制

参考答案:

正确

数字电路的输出只可能有“0”和“1”两种状态。

参考答案:

错误

在数字电路中，晶体三极管一般应该工作在截止态或饱和态。

参考答案:

正确

以下Verilog代码最有可能描述的是assign{c,d}=a+b;

参考答案:

半加器

以下Verilog代码最有可能描述的是assignc=!(a^b);

参考答案:

同或门

以下Verilog代码最有可能描述的是assignc=!(a&b);

参考答案:

与非门

算术逻辑运算单元(ALU)是CPU的重要组成部分。下面Verilog代码描述了一个ALU单元根据信号opcode取值实现的加、与、异或、跳转等基本操作运算。下面下划线处最有可能的Verilog代码是modulealu(alu_out,zero,data,accum,alu_clk,opcode);output[7:0]alu_out;outputzero;input[7:0]data,accum;input[2:0]opcode;inputalu_clk;reg[7:0]alu_out;parameterHLT=3'b000,SKZ=3'b001,ADD=3'b010,ANDD=3'b011,XORR=3'b100,LDA=3'b101,STO=3'b110,JMP=3'b111;assignzero=!accum;always@(posedgealu_clk)begin________(opcode)HLT:alu_out<=accum;SKZ:alu_out<=accum;ADD:alu_out<=data+accum;ANDD:alu_out<=data&accum;XORR:alu_out<=data^accum;LDA:alu_out<=data;STO:alu_out<=accum;JMP:alu_out<=accum;default:alu_out<=8'bxxxx_xxxx;______endendmodule

参考答案:

case

endcase

以下Verilog代码最有可能描述的是always@(posedgec