DDS信号发生器原理

根本原理直接数字频率合成器,直接对参考正弦信号进展抽样，得到不同的相位,通过数字计算技术产生对应的电压幅度，最终滤波平滑输出所需频率。2。1。1DDS工作原理下面，通过从相位动身的正弦函数产生描述DDS的概念。RX轴的正方向形成夹角θ(t)，即相位角。1单位圆表示正弦函数S=Rsinθ(t)M累加一次,2N，则自动溢出，N位数字于累加器中[9。频率 相位累加器

正弦查询表

数模转换

输出低通滤波器把握字〔M〕

〔N比特〕

〔ROM〕

〔DAC〕

〔LPF〕 〔f 〕0时钟〔f 〕c2DDS原理框图1DDSTMN比特c相位累加器累加一次，并同时对2N取模运算,得到的和(以N位二进制数表示〕作为ROM最终通过低通滤波器平滑后得到一个纯洁的正弦模拟信号。表获得波形幅度值.正弦查询表中以二进制数形式存入用系统时钟对正弦信号进展采样所得的样值点，可见只需转变查询表内容就可实现不同的波形输出。2。1。2DDS的构造DDS的根本构造包括相位累加器、正弦查询表〔ROM、数模转换器(DA〕低通滤波器〔LPF),其中从频率把握字到波形查询表实现由数字频率值输入生成相应频率的数字波形，其工作过程为：M；⑵在时钟脉冲f的把握下,该频率把握字累加至相位累加器生成实时数字相位值;cROM转换成正弦表中相应的数字幅码。DAC实现将数字幅度值高速且线性地转变为模拟幅度值,DDS产生的混叠DAC之后的低通滤波器滤除[7]。㈠相位累加器相位累加器是DDS最根本的组成局部,用于实现相位的累加并存储其累加结果.假设当前相位累加器的值为Σ，经过一个时钟周期后变为Σ ,则满足n n1Σ=Σ+Mn1 n为一等差数列，不难得出：Σ=nM+Σn n 0其中

为相位累加器的初始相位值。0㈡正弦查询表〔ROM)DDS查询表所存储的数据是每一个相位所对应的二进制数字正弦幅值,在每一个m位对其进展寻址,最终的输出为该相位相对应的二进制正弦幅值序列。㈢数模转换器〔DAC)数模转换器的作用是将数字形式的波形幅值转换成所要求合成频率的模拟形式信号。DAC有电压和电流输出两种，其输出的信号并不能真正连续可变,而是以其绝.2.1。3DDS的优点正由于DDS承受全数字技术，从概念到构造都有很大的突破，所以它具有其他频率合成所无法比较的优越性。①频率区分率高.也就是理论上的值越大，就可以得到足够高的频率区分率。目前，大多数DDS的分1Hz1mHz甚至更小，这是其他频率合成器很难做到的.②工作频带较宽.Nyquist等于f /2就可以实现.而实际当中由于受到低通滤波器设计以及杂散分布的影响限clk制，仅能做到40％f 左右。clk③超高速频率转换时间。DDS是一个开环系统，无任何反响环节，这种构造使的频率合成方法都要小几个数量级。量,相位函数的曲线是连续的,只是在转变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性[10].⑤具有任意输出波形的力气.只要ROM中所存的幅值满足并且严格遵守Nyquist定律,即可得到输出波形。例如三角波、正弦波和矩形波.⑥具有调制力气.由于DDS是相位把握系统,这样也就有利于各种调制功能.波形产生分析ffclk频率控制字FTW[31..0]相位累加器正弦表查询CosWave[7..0]FACCResult[31..0]f0FACCResult[31..24]3正弦波产生框图3232232f0为一正弦波,其频率由频率把握字进展调整，输出频率：f =f /2NFTWout clk:

f =f /2Nmin clkclk号频率主要取决于频率把握字FTW。当FTW增大时,f 可以不断增加，综合考虑outNyquist采样定理，最高输出频率应小于f /2。依据试验所得，实际工作频率应小于outf /3[11]。clk,DAFPAG的速度，可以CLK1MHz的信号时,32个点，能够完整描述出波形。f =f /2N=32×106/232=0.00745058min clkFTW=1/f

min

=134.217728。由于NIOS系统供给的,考虑到浮点运算所占资源太多,所以把浮点运算改定点运算.则当输出其他任意频率f 时Nios内部算法为：outFTW=f总体设计

out

out

out

out

×28/1000000近年来现场可编程门阵列〔FPGA〕得到了快速的进展和广泛的应用，其资源容FPGA实现某些专用数字集成电路得到了大家的关注,而基于FPGA实现的DDS信号发生器则更有进展前途和争论的意义[12].3。1设计的要求依据我们所学的学问贮存，对本次信号发生器的设计提出了以下要求：①信号发生器能产生正弦波、方波和三角波三种周期性波形；10Hz～1MHz范围内可调,103；—V

0~5V范围内可调；④输出信号波形无明显失真；3.2方案比较及选择方案一：承受模拟锁相环实现。

opp模拟锁相环技术是一项比较成熟的技术。应用模拟锁相环,可将基准频率倍频，的毛刺较多，得不到满足的效果[13]。方案二：承受直接数字频率合成，用单片机作为核心把握部件，能到达较高的要求，实现各种波形输出,但受限于运算位数和运算速度，产生的波形往往达不到满足这就导致了外围电路简洁4.FPGA性好，得到波形平滑，特别是由于FPGA的高速度，能实现较高频率的波形。把握上更便利,可得到较宽频率范围的波形输出，步进小，外围电路简洁易实现.因此承受方案三。DDS信号发生器的实现4。1硬件电路的制作依据设计要求,本论文选用EDA竞赛套件中:EDA—SOPC核心板、LCD1602、RS232＆PS2DDS_BOARD四个模块.5V直流电源及±5V电源供电。4所示:LCD1602LCD1602LCD1602模块DDS模块LCD接口DAIO接口RS232&PS2模块PS/2小键盘RS&PS2接口FPGASDRAM电源各模块功能如下:

4各模块连接示意图一、由EDA—SOPC核心板供给的FPGA及SDRAM为本系统的核心器件。主:1DDSFPGA设计信号发生模块，产生要求的信号序列；2、利用SDRAM协作FPGA构成片上系统，建立NIOS把握系统，完成任务调度及人机交互把握.核心板分别通过相关接口与其它三个功能模块相连.RS232＆PS28-PINPORT2CPPS2接口的数字小键盘连接到该模块的PS/2接口上，实现按键输入功能.LCD1602连接到该模块的液晶接口上,实现人机交互的显示功能[14]。D/A，其中一路产生信号,另一路实现信号幅度的调整,BNC接头直接输出信号。4。2硬件模块的介绍4。2。1EDA—SOPC核心板EDA—SOPC核心板主芯片使用了CycloneII系列芯片EP2C8Q208C8,具有8256个规律单元L18个18＊18位乘法器，可以实现数字信号处理DSP功能;2个增加型锁相环(PLL,如频率合成、可编程移相、外部时钟输出、可编程占空比、锁定检测、可编程带宽、138个用户I/O，能够满足大多数系统需求.使用了1个16位SDRAM内存,组建成一个片外8Mbytes系统内存电路;配备了4Mbytes的Flash，用来保存用户数据、系统工程等；使用EPCS4作为配置芯片；丰富的外围设备,[12]；选用大功率电源芯片来保障系统稳定工系统频率到达110MHz，但建议使用的系统频率为85MHz，这样会使系统能更稳定的运行。4。2。2LCD1602模块LCD1602模块是由液晶LCD1602为核心,供给16×2字符显示的电路模块.该模块可通过16针接口连接到EDA－SOPC核心板上,使用便利。该模块电路指底板电路，主要核心板与LCD1602液晶接口及液晶所需的负压调整及背光把握电路。该接口承受16针接口与核心板PORT12-LCD接口相连。具体如下：54。2.3RS232＆PS2模块

图5与EDA-SOPC核心板接口模块由RS232电平转换电路和PS2键盘接口电路两局部组成，用于完成RS232串口通信和PS2接口通信，可实现与计算机串口通信、PS键盘扩展等功能。该模块可通过8针接口连接到EDA－SOPC核心板上。4.2。4DDS_BOARD模块模块包括DADA数据，一路数据经DADA转换后成作为输出信号的幅度调整。经合EDA－SOPC核心板的DDS技术可实现任意波形，确定频率、确定幅度范围的信号输出[7。该模块可分别通过14针和16针两条数据线连接到EDA－SOPC核心板上。与EDA—SOPC,14针和16针两条数据线分别与核心板PORT10-DA和PORT12-IO接口相连。具体如下：图6与EDA-SOPC核心板接口软件设计设计的原理图选择波形输出模块的波形选择端sel就可实现方波和三角波的产生,转变频率把握字的672。10位地址输入端〔addr[90]〕相连，10位数据输入端〔qin［9.。0〕形输出模块的输出端〔qout[90])为正弦波的离散信号。软件各模块设计相位累加器设计xiangleixiangleidin[31..0]clkdout[9..0]inst37相位累加器模块示意图din［31。.0］输入为相位累加器频率把握字输clk为时钟输入,32MHzdout［9。0]接正弦查询表的地址输入端,10位的地址查询码。5.2。2正弦波查询表romromaddress[9..0]clockq[9..0]inst148正弦波查询模块示意图8所示，是由一个ROM模块构成,10位地址，在时钟的[7QuartusIILPM_ROM模块。MatlabmifROM模块中。文件为sin10bit。mif。5。2.3波形输出模块outsoutsclkaddr[9..0]qin[9..0]sel[1..0]qout[9..0]inst109波形输出模块示意图位地址输入端与相位累加器模块相连，10位数据ROM输出相连。sel为波形选择端。中选择端为0时，在时钟的作用下，该模块输出正弦查询表的ROM的数据;5120，大于或等于512时输出为最大值(10250;5122,大于5122，即输出三角波.8DAqout8位。5。2.4NIOS模块CPU局部,QuartusII软件定制,SDRAMLCDRS232波形选择输出口、幅度把握输出口。5。2。5PLL模块NIOSSDRAM所需的时钟，另一个用于DDS时钟,承受32MHz.锁相环〔PLL：Phase-lockedloops〕是一种利用反响〔Feedback)把握原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与同步又称为“锁相“〔Phase-locked)[15].仿真测试结果10中可以看出，输出的数据的变化规律是正弦规律。10正弦波的波形2、其次次sel的值设为1，其输出的波形是方波，从图11中仿真的结果可以看出,输出的波形变化规律是按方波规律周期性变化的。11方波的波形3、第三次sel的值设为2,输出为三角波，其仿真波形如以以下图12所示，输出波形线性增大到最大后，再线性减小。结论

12三角波的波形FPGADDS信号发生器。通过方案论证，承受直接数字频率合DDSFPGA相结合，输出正弦波、三角波和方波.实现了波形的平滑、无毛刺，具有较高的频率区分率，可实现