第五章-触发器课件

第五章触发器第五章触发器5.1概述触发器(Flip-Flop):

存储1位二值信号的基本单元电路.特点：1.具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1，或二进制数的0和1；学习要点：掌握：①触发器逻辑功能；②动作特点及其与电路结构的关系；③基本SR触发器的电路结构了解：其它触发器的电路结构2.在触发信号的操作下，根据不同的输入信号可以置成1或0状态。5.1概述触发器(Flip-Flop):存储1位二值信号1.按逻辑功能分类：SR触发器，JK触发器，T触发器，D触发器等2.触发方式分类：电平触发，脉冲触发，边沿触发触发器分类：3.根据存储数据的原理分类：静态触发器（靠电路状态的自锁存储数据）（本章介绍）动态触发器（通过在MOS管栅极输入电容上存储电荷来存储数据）1.按逻辑功能分类：2.触发方式分类：触发器分类：3.5.2SR锁存器(Set-ResetLatch)一、用或非门组成的锁存器复位端置位端用或非门组成的锁存器高电平有效SR锁存器：各种触发器电路的基本构成部分。5.2SR锁存器(Set-ResetLatch)复位端置0000001110011011010001101100①1110①锁存器的特性表初态次态置1置0维持不定01101状态10010状态110000维持状态变量0000001110011011010001101100①1二、用与非门组成的锁存器复位端置位端用与非门组成的锁存器低电平有效1100111101010111100010100001①0011①约束条件：SDRD=0动作特点：任何时刻，输入都能直接改变输出的状态锁存器的特性表直接置位、复位锁存器二、用与非门组成的锁存器复位端置位端用与非门组成的锁存器低电三、SR锁存器的特点约束条件：SDRD=0动作特点：任何时刻，输入都能直接改变输出的状态直接置位、复位锁存器直接置位复位锁存器三、SR锁存器的特点约束条件：SDRD=0动作特点：任何例5.2.1：首先回到高电平例5.2.1：首先回到高电平5.3电平触发的触发器一、电路结构与工作原理0XX000XX1110000100111100111011101001011011101*11111*输入控制电路SR锁存器101时钟信号电平触发SR触发器（同步SR触发器）置1置0维持不定5.3电平触发的触发器一、电路结构与工作原理0XX000X带异步置位、复位端的电平触发SR触发器异步置位端异步复位端正常工作时应使SD’和RD’处于高电平异步置位和复位时应使CLK=0带异步置位、复位端的电平触发SR触发器异步置位端异步复位端二、电平触发方式的动作特点（1）只有当CLK变为有效电平时，触发器才能接受输入信号，并按照输入信号将触发器的输出置成相应的状态。（2）在CLK=1的全部时间里，S和R状态的变化都可能引起输出状态的改变。在CLK回到0以后，触发器保存的是CLK回到0以前瞬间的状态。缺点：降低了触发器的抗干扰能力二、电平触发方式的动作特点缺点：降低了触发器的抗干扰能力例5.3.1：已知电平触发SR触发器的输入信号波形，试画出Q和Q`端的电压波形。设触发器的初始状态为Q=0.干扰脉冲例5.3.1：已知电平触发SR触发器的输入信号波形，试画出Q三、电平触发的D触发器（D型锁存器）CLKDQQ*0X000X111000101011011111特性表电平触发的D触发器适应单端输入信号的需要跟随D变化保持三、电平触发的D触发器（D型锁存器）CLKDQQ*0X000三、电平触发的D触发器（续）1导通截止=D0导通截止用CMOS传输门组成的电平触发D触发器透明的D型锁存器例5.3.2：设触发器的初始状态为Q=0，画出Q和Q`端的电压波形。保存状态自锁的闭合回路三、电平触发的D触发器（续）1导通截止=D0导通截止用CM5.4脉冲触发的触发器一、电路结构与工作原理提高可靠性，要求每个CLK周期输出状态只能改变1次1主从SR触发器开启1封锁翻转保持0封锁开启翻转保持5.4脉冲触发的触发器一、电路结构与工作原理提高可靠性，要XXXX0000001110011011010001101101*1111*延迟输出电路输出状态的变化发生在CLK信号的下降沿。克服了电平触发器在CLK=1期间多次翻转的问题。CLK高电平有效的脉冲触发特性主从SR触发器的特性表仍需遵守SR=0的约束条件。XXXX00000011100110110100011011状态改变2次例5.4.1，

设触发器的初始状态为Q=0.根据CLK=1期间S和R的状态画出根据CLK下降沿到达时Qm和Q·m的状态画出状态改变2次例5.4.1，

设触发器的初始状态2主从JK触发器反馈线CLK=1期间，主触发器只能翻转一次：由于Q和Q‘接回到输入门上，在Q=0时，主触发器只能接受置1输入信号，在Q=1时，主触发器只能接受置0信号。2主从JK触发器反馈线CLK=1期间，主触发器只能翻转一次翻转011011置1置11010置0置0翻转011011置1置11010置0置0(5)主从JK触发器的特性表XXXX00000011100110110100011011011110XXXX0000001110011011010001101101*1111*不定翻转(6)具有多输入端的主从JK触发器(5)主从JK触发器的特性表XXXX00000011100例5.4.2，设触发器的初始状态为Q=0.例5.4.2，设触发器的初始状态为Q=0.二、脉冲触发方式的动作特点分两步动作：

第一步：CLK=1期间，主触发器接收信号，从触发器保持；

第二步：CLK下降沿到来时，“从”按“主”的状态翻转。

所以，输出状态只能改变一次。主从SR触发器：“主”为同步SR，CLK=1期间，输入信号对“主”都起控制作用。主从JK触发器：CLK=1期间，“主”只能翻转一次。主从结构触发器：必须考虑CLK=1期间输入状态的全部变化过程，才能确定CLK下降沿到达时触发器的次态。二、脉冲触发方式的动作特点分两步动作：

第一步：CL例5.4.3，初始状态为Q=0例5.4.3，初始状态为Q=05.5边沿触发的触发器提高可靠性一、电路结构与工作原理1用两个电平触发D触发器组成的边沿触发器增强抗干扰能力次态仅取决于CLK信号下降/上升沿到达时刻输入信号的状态5.5边沿触发的触发器提高可靠性一、电路结构与工作原理1利CMOS传输门组成的边沿触发器XXX0X01X1上升沿触发利CMOS传输门组成的边沿触发器XXX0X01X1上升沿触发带有异步置位、复位端的CMOS边沿触发D触发器边沿触发方式次态仅取决于CLK信号下降/上升沿到达时输入的逻辑状态提高了抗干扰能力提高了电路的工作可靠性动作特点：带有异步置位、复位端的CMOS边沿触发D触发器边沿触发方式2维持阻塞触发器维持阻塞结构边沿触发SR触发器置1维持线置0维持线置1阻塞线置0阻塞线2维持阻塞触发器维持阻塞结构边沿触发SR触发器置1维持线置3利用门电路传输延迟时间的边沿触发器利用门电路传输延迟时间的边沿触发器SR锁存器输入控制门3利用门电路传输延迟时间的边沿触发器利用门电路传输延迟时间5.6触发器的逻辑功能及其描述方法5.6.1触发器按逻辑功能的分类逻辑功能不同的原因 输入方式不同（单端，双端输入）； 次态（）随输入变化的规则不同；几种类型

SR触发器 JK触发器 T触发器 D触发器5.6触发器的逻辑功能及其描述方法5.6.1触发器按逻辑一、SR触发器0000001110011011010001101101*1111*定义凡在时钟信号作用下，具有如下功能的触发器称为SR触发器特性方程一、SR触发器00000011100110110100011状态转换图符号状态转换图符号二、JK触发器定义凡在时钟信号作用下，具有如下功能的触发器称为JK触发器特性方程00000011100110110100011011011110二、JK触发器定义凡在时钟信号作用下，具有如下功能的触发器状态转换图符号状态转换图符号三、T触发器定义T=1时，每来一个时钟信号，状态翻转一次；T=0时，时钟信号到达后，状态不变特性方程000010101110三、T触发器定义T=1时，每来一个时钟信号，状态翻转一次；状态转换图符号状态转换图符号四、D触发器定义特性方程000010101111凡在时钟信号作用下，具有如下功能的触发器称为D触发器四、D触发器定义特性方程000010101111凡在时钟状态转换图符号状态转换图符号五、JK、SR、T触发器的特性比较JK触发器的逻辑功能最强将JK触发器用作SR、T触发器目前生产的触发器定型产品中只有JK触发器和D触发器两类五、JK、SR、T触发器的特性比较JK触发器的逻辑功能最强5.6.2触发器的电路结构和逻辑功能、触发方式的关系电路结构和逻辑功能同一种电路结构形式可以接成不同逻辑功能的触发器；同一逻辑功能的触发器可用不同的电路结构实现；

电路结构和逻辑功能之间不存在固定的对应关系！电路结构和触发方式

同步SR结构………………电平触发 主从SR结构………………脉冲触发 D触发器结构………………边沿触发维持阻塞结构……………… 边沿触发门电路传输延迟时间结构………………边沿触发

触发方式是由电路结构决定！5.6.2触发器的电路结构和逻辑功能、触发方式的关系5.7触发器的动态特性5.7.1SR锁存器的动态特性一、门电路的平均传输延迟时间二、输入信号宽度

三、传输延迟时间5.7触发器的动态特性5.7.1SR锁存器的动态特性5.7.2电平触发SR触发器的动态特性一、输入信号宽度

二、传输延迟时间5.7.2电平触发SR触发器的动态特性5.7.3主从触发器的动态特性一、建立时间：输入信号先于CLK动作沿到达的时间

二、保持时间5.7.3主从触发器的动态特性三、传输延迟时间

四、最高时钟频率三、传输延迟时间5.7.4维持阻塞触发器的动态特性一、建立时间

二、保持时间5.7.4维持阻塞触发器的动态特性三、传输延迟时