Quartus-II-中常见Warning-原因及解决方法

QuartusII中常见Warning原因及解决方法Foundclock-sensitivechangeduringactiveclockedgeattimevtime>onregister"vname>"原因：vectorsourcefile中时钟敏感信号(如：数据，允许端，清零，同步加载等)在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施：编辑vectorsourcefileVerilogHDLassignmentwarningat<location>:truncatedvaluewithsize<number>tomatchsizeoftarget(vnumber>原因:在HDL设计中对目标的位数进行了设定，如:reg[4:0]a;而默认为32位，将位数裁定到合适的大小措施:如果结果正确，无须加以修正，如果不想看到这个警告,可以改变设定的位数Allreachableassignmentstodata_out(10)assign'O',registerremovedbyoptimization原因:经过综合器优化后，输出端口已经不起作用了Following9pinshavenothing,GND,orVCCdrivingdatainport--changestothisconnectivitymaychangefittingresults原因:第9脚，空或接地或接上了电源措施:有时候定义了输出端口，但输出端直接赋0’，便会被接地，赋T接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些warningFoundpinsfunctioningasundefinedclocksand/ormemoryenables原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此Quartusll把“clk”作为未定义的时钟。措施:如果clk不是时钟，可以加“notclock”的约束；如果是，可以在clocksetting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改:Assignments>Timinganalysissettings...>Individualclocks...>...TimingcharacteristicsofdeviceEPM570T144C5arepreliminary原因:因为MAXII是比較新的元件在Quartusll中的時序并不是正式版的，要等ServicePack措施:只影响Quartus的WaveformWarning:ClocklatencyanalysisforPLLoffsetsissupportedforthecurrentdevicefamily,butisnotenabled措施:将setting中的timingRequirements&Option-->MoreTimingSetting-->setting-->EnableClockLatency中的on改成OFFFoundclockhightimeviolationat14.8nsonregister"|counter|lpm_counter:count1_rtl_0|dffs[11]"原因:违反了steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符合steup/hold时间措施:在中间加个寄存器可能可以解决问题warning:circuitmaynotoperate.detected46non-operationalpathsclockedbyclockclk44withclockskewlargerthandatadelay原因:时钟抖动大于数据延时，当时钟很快，而if等类的层次过多就会出现这种问题，但这个问题多是在器件的最高频率中才会出现措施：setting-->timingRequirements&Options-->Defaultrequiredfmax改小一些，如改到50MHZDesigncontains<number>inputpin(s)thatdonotdrivelogic原因:输入引脚没有驱动逻辑(驱动其他引脚)，所有的输入引脚需要有输入逻辑措施:如果这种情况是故意的，无须理会，如果非故意，输入逻辑驱动.Warning：Foundclockhightimeviolationat8.9nsonnode'TEST3.CLK'原因：FF中输入的PLS的保持时间过短措施：在FF中设置较高的时钟频率Warning:Found10node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks--node(s)analyzedasbuffer(s)resultinginclockskew原因:如果你用的CPLD只有一组全局时钟时，用全局时钟分频产生的另一个时钟在布线中当作信号处理，不能保证低的时钟歪斜(SKEW)。会造成在这个时钟上工作的时序电路不可靠，甚至每次布线产生的问题都不一样。措施:如果用有两组以上全局时钟的FPGA芯片，可以把第二个全局时钟作为另一个时钟用，可以解决这个问题。CriticalWarning:Timingrequirementswerenotmet.SeeReportwindowfordetails.原因：时序要求未满足，措施:双击CompilationReport-->TimeAnalyzer-->红色部分(如clocksetup:'clk'等)-->左键单击listpath,查看fmax的SLACKREPORT再根据提示解决，有可能是程序的算法问题Can'tachieveminimumsetupandholdrequirement<text>along<number>path(s).SeeReportwindowfordetails.原因：时序分析发现一定数量的路径违背了最小的建立和保持时间，与时钟歪斜有关，一般是由于多时钟引起的措施：利用CompilationReport-->TimeAnalyzer-->红色部分(如clockhold:'clk'等)，在slack中观察是holdtime为负值还是setuptime为负值，然后在：Assignment-->AssignmentEditor-->To中增加时钟名(fromnodefinder)，AssignmentName中增力口和多时钟有关的Multicycle和MulticycleHold选项，如holdtime为负，可使Multicyclehold的值〉multicycle,如设为2和1。15:Can'tanalyzefile--fileE://quartusii/*/*.vismissing原因：试图编译一个不存在的文件，该文件可能被改名或者删除了措施：不管他，没什么影响Warning:Can'tfindsignalinvectorsourcefileforinputpin|whole|clk10m原因：因为你的波形仿真文件(vectorsourcefile)>中并没有把所有的输入信号(inputpin)加进去，对于每一个输入都需要有激励源的Error:Can'tnamelogicfunctionscfifoOofinstanee"inst"--functionhassamenameascurrentdesignfile原因：模块的名字和project的名字重名了措施：把两个名字之一改一下，一般改模块的名字Warning:Usingdesignfilelpm_fifo0.v,whichisnotspecifiedasadesignfileforthecurrentproject,butcontainsdefinitionsfor1designunitsand1entitiesinprojectInfo:Foundentity1:lpm_fifo0原因：模块不是在本项目生成的，而是直接copy了别的项目的原理图和源程序而生成的，而不是用QUARTUS将文件添加进本项目措施：无须理会，不影响使用Timingcharacteristicsofdevice<name>arepreliminary原因：目前版本的Quartusll只对该器件提供初步的时序特征分析措施：如果坚持用目前的器件，无须理会该警告。关于进一步的时序特征分析会在后续版本的Quartus得到完善。TimingAnalysisdoesnotsupporttheanalysisoflatchesassynchronouselementsforthecurrentlyselecteddevicefamily原因：用analyze_latches_as_synchronous_elementssetting可以让QuarutsII来分析同步锁存，但目前的器件不支持这个特性措施：无须理会。时序分析可能将锁存器分析成回路。但并不一定分析正确。其后果可能会导致显示提醒用户：改变设计来消除锁存器Warning:Foundxxoutputpinswithoutoutputpinloadcapacitaneeassignment(网友：gucheng82提供)原因：没有给输出管教指定负载电容措施：该功能用于估算TCO和功耗，可以不理会，也可以在AssignmentEditor中为相应的输出管脚指定负载电容，以消除警告Warning:Found6node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks--node(s)analyzedasbuffer(s)resultinginclockskew原因：使用了行波时钟或门控时钟，把触发器的输出当时钟用就会报行波时钟，将组合逻辑的输出当时钟用就会报门控时钟措施：不要把触发器的输出当时钟，不要将组合逻辑的输出当时钟，如果本身如此设计，则无须理会该警告Warning(10268):VerilogHDLinformationatlcd7106.v(63):AlwaysConstructcontainsbothblockingandnon-blockingassignments原因：一个always模块中同时有阻塞和非阻塞的赋值Foundclock-sensitivechangeduringactiveclockedgeattime<time>onregister"<name>"原因：vectorsourcefile中时钟敏感信号(如：数据，允许端，清零，同步加载等)在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施：编辑vectorsourcefileVerilogHDLassignmentwarningat<location>:truncatedvaluewithsize<number>tomatchsizeoftarget(vnumber>原因:在HDL设计中对目标的位数进行了设定，如:reg[4:0]a;而默认为32位，将位数裁定到合适的大小措施:如果结果正确，无须加以修正，如果不想看到这个警告,可以改变设定的位数Allreachableassignmentstodata_out(10)assign'0；registerremovedbyoptimization原因:经过综合器优化后，输出端口已经不起作用了Following9pinshavenothing,GND,orVCCdrivingdatainport--changestothisconnectivitymaychangefittingresults原因:第9脚，空或接地或接上了电源措施:有时候定义了输出端口，但输出端直接赋0’，便会被接地，赋T接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些warningFoundpinsfunctioningasundefinedclocksand/ormemoryenables原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此Quartusll把“clk”作为未定义的时钟。措施:如果clk不是时钟，可以加“notclock”的约束；如果是，可以在clocksetting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改:Assignments>Timinganalysissettings...>Individualclocks...>...注意在Appliestonode中只用选择时钟引脚一项即可‘requiredfmax一般比所要求频率高5%即可，无须太紧或太松。TimingcharacteristicsofdeviceEPM570T144C5arepreliminary原因:因为MAXII是比较新的元件在Quartusll中的时序并不是正式版的，要等ServicePack措施:只影响Quartus的WaveformWarning:ClocklatencyanalysisforPLLoffsetsissupportedforthecurrentdevicefamily,butisnotenabled措施:将setting中的timingRequirements&Option-->MoreTimingSetting-->setting-->EnableClockLatency中的on改成OFFFoundclockhightimeviolationat14.8nsonregister"|counter|lpm_counter:count1_rtl_O|dffs[11]"原因:违反了steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符合steup/hold时间措施:在中间加个寄存器可能可以解决问题warning:circuitmaynotoperate.detected46non-operationalpathsclockedbyclockclk44withclockskewlargerthandatadelay原因:时钟抖动大于数据延时，当时钟很快，而if等类的层次过多就会出现这种问题，但这个问题多是在器件的最高频率中才会出现措施：setting-->timingRequirements&Options-->Defaultrequiredfmax改小一些，如改到50MHZDesigncontains<number>inputpin(s)thatdonotdrivelogic原因:输入引脚没有驱动逻辑(驱动其他引脚)，所有的输入引脚需要有输入逻辑措施:如果这种情况是故意的，无须理会，如果非故意，输入逻辑驱动.Warning：Foundclockhightimeviolationat8.9nsonnode'TEST3.CLK'原因：FF中输入的PLS的保持时间过短措施：在FF中设置较高的时钟频率Warning:Found10node(s)inclockpathswhichmaybeactingasrippleand/orgatedclocks--node(s)analyzedasbuffer(s)resultinginclockskew原因:如果你用的CPLD只有一组全局时钟时，用全局时钟分频产生的另一个时钟在布线中当作信号处理，不能保证低的时钟歪斜(SKEW)。会造成在这个时钟上工作的时序电路不可靠，甚至每次布线产生的问题都不一样。措施:如果用有两组以上全局时钟的FPGA芯片，可以把第二个全局时钟作为另一个时钟用，可以解决这个问题。CriticalWarning:Timingrequirementswerenotmet.SeeReportwindowfordetails.原因：时序要求未满足，措施:双击CompilationReport-->TimeAnalyzer-->红色部分(如clocksetup:'clk'等)-->左键单击listpath,查看fmax的SLACKREPORT再根据提示解决，有可能是程序的算法问题或fmax设置问题Warning:Can'tfindsignalinvectorsourcefileforinputpin|whole|clk10m原因：这个时因为你的波形仿真文件(vectorsourcefile)中并没有把所有的输入信号(inputpin)加进去，对于每一个输入都需要有激励源的Can'tachieveminimumsetupandholdrequirement<text>along<number>path(s).SeeReportwindowfordetails.原因：时序分析发现一定数量的路径违背了最小的建立和保持时间，与时钟歪斜有关，一般是由于多时钟引起的措施：利用CompilationReport-->TimeAnalyzer-->红色部分(如clockhold:'clk'等)，在slack中观察是holdtime为负值还是setuptime为负值，然后在：Assignment-->AssignmentEditor-->To中增加时钟名(fromnodefinder)，AssignmentName中增加和多时钟有关的Multicycle和MulticycleHold选项，如holdtime为负，可使Multicyclehold的值〉multicycle，如设为2和1。16:Can'tanalyzefile--fileE://quartusii/*/*.vismissing原因：试图编译一个不存在的文件，该文件可能被改名或者删除了措施：不管他，没什么影响Warning:Can'tfindsignalinvectorsourcefileforinputpin|whole|clk10m原因：因为你的波形仿真文件(vectorsourcefile)>中并没有把所有的输入信号(inputpin)加进去，对于每一个输入都需要有激励源的Error:Can'tnamelogicfunctionscfifo0ofinstanee"inst"--functionhassamenam