参考基于多种eda工具fpga设计

基于多种EDA工具的FPGA：介绍了利用多种EDA工具进行FPGA设计的实现原理及方法，其中包括设作介绍了整个FPGA的设计流程。关键词：FPGA加速设计的工具软件，以使其产品在本领域良性发展。FPGA 公司的Xcv3200e最大门数为320万门，Al公司的Apex20k1500e为150万门，且系统时钟频率已达到200MHz，支持多种电压标准，并具有丰富的可重复利用的IP核，便于加速系统设计。FPGA的资源（Xilinx）一般分为可编程逻辑块CLB、输入PI控制CLB单元的位流文件。延时存储、热控制、配置速率为500Mb/s。而Al 是其公司主推的FPGA产品，在 嘏线资源方面与Xilinx公司产品不同。在取舍；而在Apex20ke中，连线仅为一种等长，所以在时序分析时比较准确。FPGA设计方式是现今设计大规模数字集成电路的良好形式，除IEEE标准中VHDL与VerilogHDL两种形式外，尚有各自FPGA厂家推出的专用语言，如Quartus下路能特定综合器（如Synopsys公司的FPGACompiler 或FPGAExpress）作 司Quartus软件环境下，可以使用MomoryEditor对 memory进行直接编辑FPGACompiler是一个完善的FPGAHDL中，分析是采用Synopsys标准的HDL语法规则对HDL利用FPGACompiler 进行设计综合时，应在当前Project下导入设计源Don'tTouch，使设计与综合过程合理化。综合后形成的网表可以以EDIF格式输出，也可以以VHDL或VerilogHDL格式输出，将其导入FPGA设计厂商提供的可支持第三方设计输入的专用软件中，就可进行后续的FPGA芯片的实现。综合完配到FPGA的物理位置，通常基于某种先进的算法，如最小分割、模拟退火或测试矢量。虽然Xilinx与Al 拥有第三方专门时序分析工具的情况下，仅利用FPGA厂家设计工具进行布局布线，而使用第三方的专门时序分析工具进行时序分析，一般FPGA厂商在其设计环境下皆有与第三方时序分析工具的接口。Synopsys公司的PrimeTime是一个很好的时序分析工具，利用它可以达到更好的效果。将综合后的网表文件保存为作主频或减少关键路径的跹时。与综合过程相似，静态时序分析也是一个重复后即可进行FPGA芯片投片前的最终物理验证。过专用下载电缆进行配置；由外围配置芯片进行上电时自动配置。因FPGA具有烧录配置芯片中（如Xilinx的XC18V系列，Al 下载时有多种直载方式，如对Xilinx公司的FPGA下载可以使用JTAGProgrammer、HardwareProgrammer、PROMProgrammer三种方式，而对Al公司的FPGA可以选择JTAG方式或PassiveSerial方式。因FPGA大多支持IEEE的JTAG标准，所以使用芯片上的JTAG口是常用下载方式。将位流文件下载到FPGA器件 基于多种EDA工具的FPGA仿真工具与综合工具FPGACompiler Series或Quartus相配合实现FPGA设计流程图如图3所示。在设计输入阶段，因仅支持VHL或VeriogHDL，所以在选用多HDLVHDLVerilgHDL近年来出现的图形化HDLHDL文件，如MentorGraphics公司的Renoir，Xilinx公司的FoundationSeriesHDL，Summit现在已经合并为Innoveda）的图形化界面友好程度较高，且可以导出相应HDL从图3中可以看到有三处可以由进行仿真：第一处是寄存器传输输入测试激励，再由其自动转化为HDL格式而得到。MentorGraphics公司的是业界较好的仿真工具，其仿真功能强SE/Plus5.5VHDLVerilogHDLHDL由进行仿真，需要导出VHDL或VerilogHDL网表。此网表是由针含有其定义和特性，且厂家一般提供其功能的VHDL或VerilogVDL在下进行仿真，需要设置厂家库信息。如使用Al公司的Apex20ke系列，需要将Apex20ke_atoms.v（或.vhd）与Apex20ke_component.v门等，得到的结果是功能独立于FPGA的网表。它不含时序信息，可作为后续的布局布线使用。使用FPGACompiler进行综合后可以导