2023年研究生类研究生入学考试专业课电气与电子信息-数字电路题库

2023年研究生类研究生入学考试专业课电气与电子信息-数字电路题库卷I一.历年考点试题黑钻版(共50题)1.一级触发器可以记忆______二进制信息，共有______种状态。2.用VerilogHDL设计具有异步清除功能的12进制加法计数器。3.输出低电平有效的二十进制译码器的输入8421BCD码为0110时，其输出～=______。4.同步四位二进制计数器的借位方程是B=，则可知B的周期和正脉冲宽度为______。A.16个CP周期和2个CP周期B.16个CP周期和1个CP周期C.8个CP周期和8个CP周期D.8个CP周期和4个CP周期5.在用计数器的Q输出接至预置端改变计数器的模值时，预置代码是______后的二进制代码。6.在下列器件中，不属于时序逻辑电路的是______。A.计数器B.移位寄存器C.全加器D.序列信号检测器7.下图所示电路是一种______电路。

A.多谐振荡器B.双稳态触发器C.单稳态触发器D.施密特触发器8.在VerilogHDL的常数中，二进制数符号是用______表示的。A.d或DB.b或BC.o或OD.h或H9.所谓三极管工作在倒置状态，是指三极管______。A.发射结正偏，集电结反偏B.发射结正偏，集电结正偏C.发射结反偏，集电结正偏D.发射结反偏，集电结反偏10.一个10位A/D转换器的最大输入电压为5.12V，则其量化单位是______V。A.0.01B.0.002C.0.05D.0.00511.VerilogHDL的异或门和同或门的关键字是______和______。12.欲得到频率稳定度高的矩形波，应选择______电路。A.RC振荡器B.石英振荡器C.单稳态触发器D.施密特触发器13.把代码的特定含义翻译出来的过程叫______；n位二进制译码器有______个输入，有个输出，工作时译码器只有一个输出有效。14.把代码的特定含义翻译出来的过程称为______。A.译码B.编码C.数据选择D.奇偶校验15.半导体中有______和______两种载流子。16.边沿JK触发器利用______而引导触发的触发器。17.数字电路只有______种基本电路。A.1B.2C.3D.418.为实现下图的TTL邑路输出端所表示的功能，则其中______是不正确接连。

A．

B．

C．

D．19.PLD(可编程逻辑器件)属于______电路。A.非用户定制B.全用户定制C.半用户定制D.自动生成20.VerilogHDL的三态非门缓冲器的关键字是______和______。21.三位十进制(BCD编码)D/A转换器的分辨率是______。A.1/3B.1/10C.1/999D.1/100022.在VerilogHDL中，高阻态是用______表示的。A.a或AB.x或XC.b或BD.z或Z23.函数F=AB+BC+AC与P=______。A.相等B.互为反函数C.互为对偶式D.答案都不正确24.在数字电路和计算机中，只用______和______两种符号来表示信息。25.用低电平为输出有效的译码器实现组合逻辑电路时，还需要______。A.与非门B.或非门C.与门D.或门26.(001111110001.01011111)2421BCD表示的十进制数为______。27.已知某集成计数器的结构图及逻辑符号如下图所示，虚线框内为集成电路的内部电路。要求：

(1)单片计数器能实现的最大模值为多少?

(2)画出用该计数器实现五进制计数器的逻辑图。

(3)画出用该计数器实现六进制计数器的逻辑图。

(4)画出用该计数器实现30进制计数器的逻辑图。28.VerilogHDL程序的每个模块的内容都是嵌在______两语句之间的。A.start和endmoduleB.module和endC.module和endmoduleD.start和endstart29.(110010100111.10000111)余3BCD表示的十进制数为______。30.对于VerilogHDL的运算表达式：“13/5”，其结果是______。A.13B.5C.3D.231.门是______。32.集成4位二进制计数器CT74161的逻辑符号如下图所示，其功能表如下表所示，触发器输出低位到高位的次序是Q0至Q3，输出C=ETQ3Q2Q0。试用一片CT74161采用输出C预置法实现12进制计数器，画出电路连接图。

CT74161的功能表

33.将二进制、八进制和十六进制数转换为十进制数的共同规则是______。34.对于高电平是输出有效电平的译码器，每个输出都是______。若以这种类型的译码器实现组合逻辑电路时，还需要增加______。35.ispLSI器件中的GLB是指______。A.全局布线区B.通用逻辑块C.输出布线区D.输出控制单元36.在A/D转换器中，已知Δ是量化单位，若采用“有舍有取”方法划分量化电平，则量化误差为______Δ。A.1/4B.1/2C.1D.237.长尾式差分放大电路，在运行单边静态计算时，Rc应该按______计算；在进行差模动态计算时，Re应该按______计算；在进行共模动态计算时，Re应该按______计算。38.在VerilogHDL的端口声明语句中，用______关键字声明端口为双向方向。A.inoutB.INOUTC.BUFFERD.buffer39.VerilogHDL的操作符通常由______个字符组成。40.4位同步二进制加法计数器(CNT16)的逻辑符号如图所示，其中Q3～Q0是计数器的状态输出端(Q3是最高位)；OC是进位输出端；CLK是时钟输入端，上升沿有效；CLR是异步清除输入端，低电平有效；ET是使能控制输入端，高电平有效，当ET=1时计数器处于计数状态，当ET=0时，计数器处于保持状态。用VerilogHDL编写CNT16的源程序。(VerilogHDL的关键字见附录)

CNT16的逻辑符号41.函数F=是最简______表达式。A.或与B.与或非C.与非与非D.或非或非42.同步计数器是指______的计数器。A.由同类型的触发器构成B.各触发器时钟端连在一起，统一由系统时钟控制C.可用前级的输出做后级触发器的时钟D.可用后级的输出做前级触发器的时钟43.三态输出门的输出端可以出现______、______和______三种状态。44.由或与非门构成的基本RS触发器约束条件是______。45.欲获得高稳定度的矩形波，可以使用______电路。A.RC多谐振荡器B.环形振荡器C.单稳态触发器D.石英晶体振荡器46.在下列ASCII字符中，最大的字符是______。A.“A”B.“z”C.“9”D.“0”47.电路如图(a)所示，加在输入端的波形如图(b)所示，画出输出F的波形。

48.二极管的正向接法是电源的正极接______负极接______。49.PLD的基本结构通常采用点阵表示。一般在线段的交叉处加______表示固定连接，加______表示可编程连接。50.常用的A/D转换电路是______A/D转换器。A.逐次渐近型B.双积分型C.并联型D.V-F型卷I参考答案一.历年考点试题黑钻版1.参考答案：1位，0和12.参考答案：解：用VerilogHDL设计异步清除功能的12进制加法计数器的源程序adder12_a.v如下：

modulecnt12_a(clk,clr,q,cout);

input

clk,clr;

OUtputreg[3:0]

q;

outputreg

cout;

always@(posedgeclkornegedgeclr)

begin

if(～clr)q=0;

elsebegin

if(q==11)q=0;

elseq=q+1;

if(q==11)cout=1;

elsecout=0;end

end

endmodule

在源程序中，clk是时钟输入端，上升沿有效；clr是异步清除输入端，下降沿(低电平)有效；q是计数器的4位状态输出端，cout是进位输出端。计数器的仿真结果如下图所示。

计数器的仿真结果3.参考答案：11101111114.参考答案：B5.参考答案：计数器模值减16.参考答案：C7.参考答案：C8.参考答案：B9.参考答案：C10.参考答案：D11.参考答案：xor,xnor12.参考答案：B13.参考答案：译码；n，2n14.参考答案：A15.参考答案：空穴和自由电子16.参考答案：传输延迟的差异17.参考答案：C18.参考答案：D19.参考答案：C20.参考答案：notif1,notif021.参考答案：C22.参考答案：D23.参考答案：B24.参考答案：“0”，“1”25.参考答案：A26.参考答案：391.5927.参考答案：解：(1)单片计数器能实现的最大模值为16。

(2)用该计数器实现五进制计数器的逻辑图如图所示。

(3)用该计数器实现六进制计数器的逻辑图如图所示。

(4)该计数器实现30进制计数器的逻辑图如图所示。

28.参考答案：C29.参考答案：974.5430.参考答案：C31.参考答案：能实现某种逻辑关系的电路32.参考答案：解：已知CT74161的模值是16，改变后的模值是12，预置数据值为

16-12=(4)10=(0100)2

由此得出的模12计数器电路如下图所示。

33.参考答案：按权展开34.参考答案：对应输入的最小项；或门35.参考答案：B36.参考答案：B37.参考答案：2×Re，0，2×R。38.参考答案：A39.参考答案：1～340.参考答案：源程序如下：

moduleCNT16(CLK,CLR,ET,Q3,Q2,Q1,Q0,OC);

input

CLK,CLR,ET;

output

Q3,Q2,Q1,Q0,OC;

reg

Q3,Q2,Q1,Q0,OC;

always@(posedgeCLKornegedgeCLR)

begin

if(～CLR){Q3,QZ,Q1,Q0}=0;

elseif(ET)begin

{Q3,Q2,Q1,Q0}={Q3,Q2,Q1,Q0}+1;

if({Q3,QZ,Q1,Q0}==15)OC=1;

elseOC=0;end

end