西安电子科技大学-数字电路基础课件-7-集成时序逻辑器件

数字电子技术基础第7章常用集成时序逻辑器件及应用17.1集成计数器27.1.1常用集成计数器功能分析异步集成计数器74LS90同步集成计数器74161十进制可逆集成计数器74LS192二进制可逆集成计数器74LS1693异步集成计数器74LS90异步集成计数器74LS90是二－五－十进制异步计数器。逻辑符号逻辑电路图4异步集成计数器74LS90－－功能表74LS90功能表输入输出功能R01R02S91S92CP1CP2QDQCQBQA110×××0000异步清011×0××0000××11××1001异步置9R01R02＝0S91S92＝0↓×二进制计数×↓五进制↓QA8421BCD码QD↓5421BCD码5异步集成计数器74LS90－－状态转换CP顺序8421BCD码计数5421BCD码计数十进制QDQCQBQAQAQDQCQB0000000000100010001120010001023001100113401000100450101100056011010016701111010781000101189100111009两种接法的状态转换表8421BCD码接法5421BCD码接法6同步集成计数器74161同步集成计数器74161是24（四位二进制）同步计数器。逻辑符号异步清0端同步预置端预置输入端允许控制端进位输出端774161功能表输入输入CPCrLDPTDCBAQDQCQBQA×0×××××××0000↑10××dcbadcba↑1111××××计数×1101××××保持×11×0××××保持（OC＝0）异步清0端同步预置端预置输入端允许控制端进位输出端同步集成计数器74161－－功能表874161功能表输入输入CPCrLDPTQDQCQBQA×0×××0000↑10××dcba↑1111计数×1101保持×11×0保持（OC＝0）同步集成计数器74161－－波形图9十进制可逆集成计数器74LS192十进制可逆集成计数器74LS192是同步、可预置十进制可逆计数器。异步清0端异步预置端预置输入端进位输出端输入输出CP＋CP-LDCrQDQCQBQA×××10000××00DCBA↑110加法计数1↑10减法计数1110保持借位输出端双时钟工作方式：CP＋为加计数时钟输入，CP-为减计数时钟输入，8421BCD码计数；Cr为异步清0端，高电平有效；LD为异步预置控制端，低电平有效，QDQCQBQA＝DCBA；进位输出和借位输出分开，加法计数时进入1001状态OC有有效（低电平脉冲）输出，减法计数时进入0000状态OB有有效（低电平脉冲）输出。10二进制可逆集成计数器74LS169二进制可逆集成计数器74LS169是同步、可预置四位二进制可逆计数器。同步预置端预置输入端计数允许端进位、借位输出端输入输出CPLDQDQCQBQA×1×1保持↑0×0DCBA↑011二进制加法计数↑001二进制减法计数加减控制端加减控制型可逆计数器，＝1时加法计数，＝0时减法计数；LD为同步预置控制端，低电平有效，QDQCQBQA＝DCBA；没有清0端，清0靠预置来实现；进位输出和借位输出都从OC端输出，加法计数进入1111状态，减法计数进入0000状态，OC有有效（低电平脉冲）输出。P、T为计数允许端，低电平有效。LD＝1，P＝T＝1时计数，否则保持。1174LS169的工作波形图12集成计数器小结输入输入功能R01R02S91S92CP1CP2QDQCQBQA110×××0000异步清011×0××0000××11××1001异步置9R01R02＝0S91S92＝0↓×二进制计数×↓五进制↓QA8421BCD码QD↓5421BCD码输入输入CPCrLDPTDCBAQDQCQBQA×0×××××××0000↑10××dcbadcba↑1111××××计数×1101××××保持×11×0××××保持（OC＝0）13集成计数器小结（续）输入输出CP＋CP-LDCrQDQCQBQA×××10000××00DCBA↑110加法计数1↑10减法计数1110保持输入输出CPLDQDQCQBQA×1×1保持↑0×0DCBA↑011二进制加法计数↑001二进制减法计数147.1.2集成计数器的级联异步级联同步级联15集成计数器的异步级联异步级联一般方法：将前一计数器的输出作为后一级计数器的时钟信号。后一级计数器的时钟信号选择：前一级的输出一般选用进位（借位输出）；最高位触发器的输出。74LS90的异步级联74LS192的异步级联16集成计数器同步级联同步级联一般方法：将前一计数器的输出作为后一级计数器的使能信号，所有计数器使用相同的时钟信号。后一级计数器的使能端的接法：

T端串行级联：各片T端与相邻低位片的OC相连；

P、T端双重控制。17计数器同步级联时序图18同步集成计数器74161－－功能表74161功能表输入输入CPCrLDPTDCBAQDQCQBQA×0×××××××0000↑10××dcbadcba↑1111××××计数×1101××××保持×11×0××××保持（OC＝0）异步清0端同步预置端预置输入端允许控制端进位输出端19计数器同步级联时序图207.1.3任意模值计数器集成计数器加适当的反馈电路可以构成任意模值计数器。若计数器的最大计数值为N，目标模值为M；(N>M)思路：跳过（N－M）个状态。那么当M<N时的实现方法有：1、反馈清0法；2、反馈置数法。反馈清0法反馈置数法电路结构21任意模值计数器（M<N

）（续1）同步清0反馈清0法异步清022任意模值计数器（M<N

）（续2）反馈置数法同步置数异步置数23任意模值计数器（M<N

）－－例例：请用74161实现模7计数器。异步清0法同步置0法OC同步置数法同步置数法[7]补=100124任意模值计数器（M>N

）任意进制计数器（M>N）实现思路：将M分解为：M＝M1×M2×……×Mn－－大模分解法；先组成N×N×……×N进制计数器，再整体清0或整体置数－－整体清0（置数）法。例：用十进制计数器实现模72计数器。大模分解法：72＝8×9，先用两个计数器分别实现模8和模9计数器，再级联成模72计数器。整体清0（置数）法：先用两个十进制计数器级联成模100计数器，再整体清0或整体置数构成模72计数器。25任意模值计数器（M>N

）（续1）例：用74161实现模60计数器。大模分解法：60＝6×10，先用两个74161分别实现模6和模10计数器，再级联成模72计数器。模6计数器模10计数器模60计数器26任意模值计数器（M>N

）（续1）例：用74161实现模60计数器。整体清0（置数）法：先用两个74161级联成模256计数器，再整体清0或整体置数构成模60计数器。整体置0法OC整体置数法60=59-0+159=32+16+8+2+1=(00111011)2255-60+1=196=128+64+4=(11000100)2[60]补=~(000111100)2+1=(111000100)227任意进制计数器小结287.2集成寄存器和移位寄存器常用集成寄存器常用集成移位寄存器297.2.1常用集成寄存器集成寄存器有两类：由多个边沿触发的D触发器组成的触发型集成寄存器，如：74LS171等；由多个带使能端D触发器组成的锁存器型集成寄存器，如74LS373等。输入输出CrCPDQn＋10××01↑111↑0010×Q控制输出使能输入数码输出EN0EN1DQn＋10111010000×Q1××高阻307.2.2常用集成移位寄存器四位双向移位寄存器74LS19474LS194具有左移、右移、并行置数、保持、清除等多种功能。输入输出CrS1S0CPSLSRD0D1D2D3Q0Q1Q2Q30×××××××××0000100×××××××保持101↑×SR××××SRQ0nQ1nQ2n110↑SL×××××Q1nQ2nQ3nSL111↑××abcdabcd1××0××××××保持Cr：异步清0端，低电平有效；D0～D3：并行置数端；SR、SL：右移、左移串行输入端；S1、S0：S1S0＝00：保持；S1S0＝01：右移；S1S0＝10：左移；S1S0＝11：置数31集成移位寄存器应用数据串－并/并－串转换移位型计数器32集成移位寄存器应用－－串并转换功能：将SR端的串行输入数据，经过8个时钟后，变为并行数据，通过P8～P1输出。可通过Cr和D3～D0进行异步清零和同步置数操作。同样，也可以使用SL作为串行数据输入接口33集成移位寄存器应用－－串并转换时序图34移位型寄存器由移位寄存器加反馈网络组成。移位型寄存器的状态变化规律：Q1n+1=D1,Qin+1=Qi-1;典型移位型计数器：环形计数器扭环计数器集成移位寄存器应用－－移位型计数器35集成移位寄存器应用－－环型计数器逻辑电路完全状态图36集成移位寄存器应用－－环型计数器自启动修正后的环形计数器计数器模值M＝n37集成移位寄存器应用－－扭环计数器逻辑电路完全状态图38集成移位寄存器应用－－扭环计数器自启动修正后的扭环计数器计数器模值M＝2n39集成移位寄存器应用－－扭环计数器扭环计数器可以构成偶数分频器，频率降低2n倍。Q0Q1Q2Q30000100011001110111101110011000140集成移位寄存器应用－－扭环计数器扭环计数器也可以构成奇数分频器，例如7分频电路。Q0Q1Q2Q300001000110011101111011100110001417.3序列信号发生器序列信号发生器是能够循环产生一组或多组信号的时序电路。序列信号发生器一般由移位寄存器（反馈移位型）或计数器（计数型）构成。按序列循环长度M和触发器数目n的关系分类：最大循环长度序列码，M＝2n；最长线性序列码（m序列码），M＝2n-1；任意循环长度序列码，M<2n。427.3.1序列信号发生器的设计反馈移位型序列信号发生器计数型序列码发生器43序列信号发生器与计数器非常类似序列信号发生器计数器44反馈移位型序列信号发生器反馈移位型序列信号发生器一般由移位寄存器和反馈网络组成。反馈移位型序列信号发生器的设计步骤：确定移位寄存器位数：2n-1<M≤2n；选取确定M个状态及触发器数n；画出状态表（图），求出反馈函数F；检查自启动功能；画出逻辑电路图。45反馈移位型序列信号发生器－－例请设计一个产生100111序列的反馈移位型序列信号发生器。1、确定移位寄存器位数：2n-1<M≤2n；M＝6，所以n≥3；2、选取确定M个状态及触发器数n；将100111按三位一组划成六个状态：100、001、011、011、111、111、110；其中有重复状态111，将n取4，重新划分状态，得到：1001、0011、0111、1111、1110、1100，没有重复状态，确定n＝4。46反馈移位型序列信号发生器－－例3、画出状态表（图），求出反馈函数；Q0Q1Q2Q3F(SL)100100110111111111101100×0××10×011111×××01×1××0010110100Q2Q3Q0Q1F的卡诺图11100147×0××10×011111×××01×1××0010110100Q2Q3Q0Q1反馈移位型序列信号发生器－－例4、检查自启动；画出完全状态图：发现有无效循环，需修改设计048反馈移位型序列信号发生器－－例5、画出逻辑电路图。49计数型序列信号发生器计数型序列信号发生器一般由移位寄存器和反馈网络组成。计数型序列信号发生器的设计步骤：确定计数器模值；按计数器的状态转移关系和序列码要求设计组合输出网络。50序列信号发生器与计数器非常类似序列信号发生器计数器51计数型序列信号发生器－－例请设计一个产生1101000101序列的反馈移位型序列信号发生器。1、确定计数器模值。序列共有10位数码，需要模10的计数器。采用Oc置数法，可任意选取10个状态，我们选取0110～1111。2、按计数器的状态转移关系和序列码要求设计组合输出网络。用卡诺图法5200101001101111××01××××0010110100QDQCQBQA计数型序列信号发生器－－例2、按计数器的状态转移关系和序列码要求设计组合输出网络。QDQCQBQAZ01101011111000010011101001011011000110111110011111537.3.2m序列码发生器m序列码也称伪随机序列码。m序列码的主要特点：每个周期中，“1”出现2n-1次，“0”出现2n-1-1次，概率几乎相等；序列中连1的数目是n，连0的数目是n－1；“1”、“0”分布无规律，具有类似白噪声的（伪）随机性；m序列码发生器一般是反馈移位型结构的电路，由n位移位寄存器加异或反馈网络组成。m序列发生器其序列长度为M＝2n－1，只有全0一个冗余状态。m序列发生器的反馈函数有一定的规律，可用查表的方式设计。54m序列码发生器，有全0这个冗余状态，不具备自启动功能。设计中可采用两种方法解决：加全0校正项－－全0状态置数。m序列码发生器m序列反馈函数表，详见P.168，表7－23。以M＝7的m序列发生器为例：557.4MSI同步时序电路的分析与设计分析方法设计方法56MSI同步时序电路的分析方法与前述的时序电路分析方法类似，需注意各控制端口，然后列出态序表或状态图以确定状态迁移关系，再分析输出，提取功能。MSI同步时序电路分析步骤写出激励方程（重点分析控制端）；列出态序表，画出状态图，确定状态迁移关系；画波形图，分析逻辑功能。57MSI同步时序电路的分析－－例分析图示电路的逻辑功能。1、写出激励方程（重点分析控制端）；2、列出态序表，画出状态图，确定状态迁移关系；

QDQCQBQALD操作00000置00101计00111计01000置01101计01111计10000置10101计10111计11000置11101计11111计58MSI同步时序电路的分析－－例（续）3、画波形图，分析逻辑功能；

QDQCQBQALD操作00000置00101计00111计01000置01101计01111计10000置10101计10111计11000置11101计11111计模12计数器：QD输出为12分频对称方波；QC输出为6分频对称方波；QBQA输出为3分频不对称方波。59MSI同步时序电路的设计方法与前述的时序电路设计方法类似，有几点不同：状态不一定要化简；（除非能够减少MSI的器件数目）状态分配需考虑器件的功能；求三大方程时，要注意每个状态下对应的操作。60MSI同步时序电路的设计－－例用72LS169设计模5可逆计数器，X＝0时加法计数、X＝1时减法计数；完成一次计数过程后输出一个高电平脉冲。×计××10计/置计/置