tms470arm7微处理器128精简指令

TMS470R1x采用16／32位精简指令集集成-64KBFLASH，程序 -128KBFLASH，程序 -8KBSRAM，静态随机存取-256KBFLASH，程序 -12KBSRAM，静态随机存取内核供电电压（VCC）1.71V–2.05VA128,A256:1.81V–2.05VV

六个通口二个串行接口（SPIs）)完全兼容CAN2.0协议、 -13个可编程I／OA128,A256:16个可编程I／O-HETRAM，64A64:8通道-A64:6个外部中断:通用I/0引脚34个模块I／OsGIO引脚，38个模块I／Os片上扫描式仿真逻辑，IEEEA6480脚LQFP（PN后缀A128,A256100LQFP封装（PZ后缀测试存取端口（TestAcessPort,TAP）兼容IEEE1149.1标准、IEEE标准测试和边界扫描。器件不支持边界扫描TMS470R1A64/128/256是TITMS470R1x通用16/32位精简指令（RISC）微控制器的系列产品。该系列微控制器利用高速的ARM7TDMI16／32位精简指令CPU，从而保证了其高性能，高吞吐量和编码空间效率。ARM7TDMI16/32位精简指令处理器视器为从地址0开始的字节系列。采用big-endian格式高端嵌入式控制应用要求控制器在保持低成本的同时兼顾高性能。TMS470R1A64/128/256的精简指TMS470R1A64128256TMS470R1x470+增强型系统模块（SYS）A64:64KBFLASH；4KBSRAMA128：128KBFLASH；8KBSRAMA256：256KBFLASH；12KB串行接口串行通口A128,所 统模块功能细节描述，请参见TMS470R1xSystemModuleReferenceGuide(文献编号SPNU189)。数据总线接口。Flash操作以系统时钟频率进行，可达24MHz。在管道模式下，频率可达48MHz。关于FLASH详细信息，请查阅本FLASH部分和TMS470R1xF05FlashReferenceGuide（文献编号SPNU213）。TMS470R1A64/128/256有六个通口∶两个SPIs、两个SCIs、一个SCC和一个C2Sib。SPI提行通信和多道通讯应用的理想选择。C2Sib使TMS470R1A64/128/256可以在遵循SAEJ1850协议标准的二类网络中发送与接收信息。SPI,SCI,SCC模块的详细信息，请查阅具体的参考文献（文献编号分别为SPNU195,SPNU196，SPNU197）。C2Sib模块的详细信息，请查看TMS470RIXCLASSIISerialInterfaceB(C2SIB)ReferenceGuide(文献编号SPNU214)。时序脉波的多传感器系统和驾驶传动装置，详细信息请参见TMS470R1xHigh-EndTimer(HET)ReferenceGuide（文献编号SPNU199）。TMS470R1A64/128/256含一个10位分辨率，采样保持的模数转换器MibADCMibADC通道可软件设置为单次或分组进行序列转换。可以分为三组、其中二组可由外部触发。每个转换序列被触发时可设置为进行单次或连续转换方式。MibADC细节功能描述，请查阅TMS470R1xMulti-()Zero-PinPhaseLockedLoop(ZPLL)ClockModuleReferenceGuide（文献编号SPNU212）。TMS470R1A64/128/256含一个外部时钟预置分频器（ECP）模块，使能时能在某个GIO引脚输出外信息，请查阅TMS470R1xExternalClockPrescaler(ECP)ReferenceGuide（文献编号SPNU202）。TMS470R1A64/128/256是从F05系统仿真器件SE470R1VB8AD1-1，表1-2，，表1-3，分别列出了TMS470R1A64/128/256除SYSTEM和CPU外的所有特性。表1-1.A64特器关于器的选择信号,请看"器选择信号分配"（表器64K-ByteFlash4K-Byte见"器选择信号分配"（表3）.相关的中断优先级配置,请看"中断优先级"关于模块1K的地址空间及对应的选择信号,请查看"A256模块,系统模块和Flash址"表(表通用5I/O1端口A有6个外部引脚GIOA[2]/INT2和GIOA[3]/INT3不可用有113引脚12引脚SCI2无外部时钟引脚,只有收发引脚(SCI2TX和CANHECC1SPI(5-pin,4-pin3-15引脚14引脚13虽然没有将32引脚全部引出,但A64含32-I/OHET完全的逻辑电路和寄存器。高分辨率（HR）的共用特性允许偶数高分辨脚只能被用作通用I/O。需要HR共用特性详细信息，请看TMS470R1xHighEndTimer(HET)ReferenceGuide（文献编号HET10位8通道(FIFO)具有完整16-通道MibADC的逻辑电路和寄存器.MibADC可以被3.0–3.6LQFP关于器的选择信号,请看"器选择信号分配"(表器64K-Byte见"器选择信号分配"(表3).相关的中断优先级配置,请看"中断优先级"关于模块1K的地址空间和相应的选择信号,请查看"A256模块,系统模块和Flash址"表(表通用11I/O1端口A有8个外部引脚,端口B有4个外部引脚有113引脚)12引脚SCI2无外部时钟引脚,只有收发引脚(SCI2TX和CANHECC1SPI(5-pin,4-pin3-25引脚16虽然没有将32引脚全部引出,但A128含32-I/OHET完全的逻辑电路和寄存器。高分辨率（HR）的共用特性允许并共享，那么奇数管脚只能被用作通用I/O。需要HR共用特性详细信息，请看TMS470R1xHigh-EndTimer(HET)HET10位1664字的先进先出队列具有完整16-通道MibADC的逻辑电路和寄存器.MibADCLQFP关于器的选择信号,请看"器选择信号分配"(表器12K-Byte见"器选择信号分配"(表3)相关的中断优先级配置,请看"中断优先级"关于模块1K的地址空间喝它们的选择信号,请查看"A256模块,系统模块喝Flash址"表(表通用11I/O1端口A有8个外部引脚,端口B有4个外部引脚有113引脚)12引脚SCI2无外部时脚,只有收发引脚(SCI2TXCANHECC1SPI(5-pin,4-pin3-25引脚16虽然没有将32引脚全部引出,但A256含32IOHET完全的逻辑电路和寄存器。高分辨率（HR）的共用特性外部可用并共享，那么奇数管脚只能被用作通用IO。需要HR共用特性详细信息，请看TMS470R1xHigh-EndTimerHETReferenceGuide（HET10位1664字的先进先出队列具有完整16-通道MibADC的逻辑电路和寄存器.LQFP注释：AGIOA[0]/INT[0]是一个只输入GIO注释：AGIOA[0]/INT[0]是一个只输入GIO注释：AGIOA[0]/INT[0]是一个只输入GIO2-1A64HIGH-END时钟虽然没有将32引脚全部引出,但具有完全的32-I/OHET的逻辑电路和寄存器.虽然不是所有的32引脚全部用输入/输出的GIO)引脚。HET22,20,18,16,14,8:6、2、0]是高分辨率,HET[24]是标准分辨率引脚。高分辨率的能被用作通用IO。需要HR共用特性详细信息，请看TMS470R1xHighEndTimer(HETReferenceGuide（文献编号spnu199）。----------------Iinput输入Ooutput输出PWRpower电源GNDground接地REF=参考电压NC=PORRSTI/ORSTIPD 下拉,IPU 2-1A64外部功能引脚定义（续GIOA[1]/INT[1]/ECLK与ECP模块复用GNDREF串行接口5SPI1时钟，也可置为1234串行模块接口SPI2时钟，也可置为87TMS470R1xSystemModuleReferenceGuide(文献编号SPNU189)及应用笔记ogWatchdogResistor,CapacitorandDischargeIntervalSelectionConstraints文献编号V96I/O2-2A128A256虽然没有将32引脚全部引出,但a256具有完全的32-I/OHET的逻辑电路和寄存器.虽然不是所有的32引入/输出的GIO)引脚。A128/256HET21:18、、8:6、4、2、0]是高分辨率31、24]是标准分辨率引脚。高分辨率的能被用作通用IO。需要HR共用特性详细信息，请看TMS470R1xHighEndTimer(HETReferenceGuide（文功能信息，请看TMS470R1xMulti-Bufferedog-to-DigitalConverter(MbADC)ReferenceGuide（文献编号-------------Iinput输入Ooutput输出PWRpower电源GNDground接地REF=参考电压NC=PORRSTI/ORSTIPD 下拉,IPU 2-2A128A256外部功能引脚定义（续MibADC中断输入.ADEVT可设置GIO.ADEVT脚也可可配置为MibADC组GNDREF5SPI1时钟，也可置为1234SPI2时钟，也可置为873.3-VZPLL使能.ZPLL旁路时晶振频率成为系统时钟.旁路时，TI建议将该引脚（3.3-V3.3-V3.3-V3.3-V3.3-V3.3-V,3.3-V3.3-V3.3-V请查看TMS470R1xSystemModuleReferenceGuide(文档编号SPNU189)应用笔记ogWatchdogResistor,CapacitorandDischargeIntervalSelection3.3-V3.3-V3.3-V3.3-V3.3-V3.3-V3.3-VV3.3-VFlash(3.3内核供电电压（1.891.8-V1.8-V1.8-V1.8-V1.8-VI/O电压（3.33.3-VI/O （50线 第186数字I/OI/O器器选择使用户可以在用户定义的地址空间对器阵列（即Flash、RAM和HETRAM）编址。每一址可设置为任意的内存地址，只要这个内存地址是空间块大小的倍数。有关如何控制和配置存器存请TxSystmefeG献号表3.器选择分器选择 器0无1无2有3有4TMS470R1A64/128/256分别含4K，8K，12K字节的静态随机存取器，系统模块将其分配在对RAM的可以受系统模块中的器保护单元(MPU)保护，允许用户更好的进行器保护。阅TMS470R1xSystemModuleReferenceGuide（文献编号spnu189）。F05F05Flash是一种非易失性的，电可擦除并且可通过32位宽的数据总线接口进行编程的器。F05TMS470R1A64/128/256提供Flash保护口令。这四个32位口令可对FLASH的编程／擦除／压缩操8K扇区的后４个字中。有关Flash保护和FMPKEY控制寄存器的细节信息、请看TMS470R1xF05FlashReferenceGuide（文献编号SPNU213）。Flash通过器选择信号0和1选定在管道模式时、Flash模块可在系统时钟频率高达48MHz时工作（普通模式系统时钟最高24MHz）。注意∶在系统复位后、管道模式是被（ENPIPE位[FMREGOPT.0]为0）。换言之、a256加电或复01234012345678901234567898KHETTMS470R1A64/128/256包含HETRAM。HETRAM有64条指令空间。HETRAM由系统模块配置到输出更小的脉冲。HETXOR共用特性详细信息，请查阅TMS470R1xHigh-EndTimer(HET)ReferenceGuide（文献编号spnu199）。TMS470R1A64/128/256使用16个模块选择信号的中的10个来对模块的址译码。这些模表⒋模块、系统模块，FlashPS[5]-系统模块中的中断控制器（CIM）处理各模块发出的中断请求（如，SPI1或SPI2、SCI1或SCI2和RTI以被，所以各个中断可以单独选择被。所有的中断请求可以在CIM中被设置为以下2种类型中的一SPI1传输结束/0123SPI2传输结束/456789C2SIbSCI2SCI2件组，组1，组2）。在缓冲模式，MibADC缓冲可由中断服务例程处理。表⒍MibADC触发设#1234MibADC细节功能信息，请查阅TMS470R1xMulti-Bufferedog-to-DigitalConverter(文献编号,表3.TMS470标识位定义描位值03.3VF10/C1011.8VF05/C0501 1A64,-0.5–外加电压-0.5–-0.5–-0.3–外加电压-0.3–-0.3–Iik(Vi<0Iik(Vi<0 -40℃–触点温度 -40℃–温度 -65℃–特 数字逻辑和FLASH供电(V 3V ADC3VVFlash上拉电3V 0V ADCV (1所有电压都是相对于Vss来说的,但是VCCAD是相对于VSSAD的VV2VCCIO+0.VVCC+0.输VNVOL=0.35V@IOL=ΩIOL=IOL0.2VIOL=50IOH=IOH0.8VIOH=50µI(I/OVI<VSSIO-0.3orVI>VCCIO0.2ILVi=1IHVi=5Vi=IHVi=11VOL=VOL8VOL=VOL4AllotherVOL=VOL2VOH=VOHVOH=VOHVOH=VOHSYSCLK=48MHz,ICLK=24MHz,VCC=2.05VSYSCLK=24MHz,ICLK=MHz,VCC=2.05VCC数字供电电流(等待模式OSCIN=6MHz,VCC=2.05所有频率VCC2.05无直流负载VCCIO3.6无直流负载VCCIO3.6所有频率VCCAD3.6所有频率VCCAD3.6所有频率VCCAD3.6 3.6VV=3.6V编程和擦V=3.6V等待模式V=3.6V停止模式Ci23不适用于PORRSTPORRST的请查看RST和PORRST的时序说明VOL和VOH在所加负荷电流(IOL/IOH)下为线性Flash处在睡眠模式I/O设置为输入或输出无负载.0.2V.VCCIO0.2.4.读复位SMOSC,PRa时 r上升时cdtfvhwHXLZ使用外部振荡器需在OSCIN和OSCOUT引脚连接4-20MHz器/晶体振荡器并加载适当的负荷电 定采用多大负载电容来协调器／晶体振荡器，优化启动与操作。.输出1.8V时钟信号的外部振荡器可连4周期(1)引起系统复位并设置RSTOSCFAILGLBCTRL.15)和OSCFAIL(GLBSTAT.1)位为1.查看TMS470R1xSystemModuleReferenceGuide(文档编号) f(SYSMf(OSCR,M4or8R1,2,3,4,5,6,7,8}PLLDIS0R是由CLKDIVPRE2:0]位定的系统时钟分频系数。M为GLBCTRLGLBCTRL.3)中的MULT4定义的倍频系数.f(SYSf(OSCRR1,2,3,4,5,6,7,8}PLLDIS1f(ICLKf(SYSX,whereX={1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16}.X为SYS模块中的PCR0.[4:1]定义的接口时钟分频比例。f(ECLKf(ICLKN,N1to256NECP由ECPCTRL.[7:0]管道模式由ENPIPE(FMREGOPT.0).

1SYSCLKICLK,X2ICLK,X为偶数或3NN奇数并且X为奇数不为4ECLKNN奇数并且XNX奇数不为={}.为由N1to256NECPCTRL.[7:0]时钟源由SYSCLK TL.[6:5]=11)或MCLK TL.[6:5]=10)选择 6CLKOUTRST和PORRST时序（PORRST时序要求 上电时PORRST活动VCC最低供电电V V V V >0.2V V3 稳定时间PORRSTVCCIOVCCIOPORL05 稳定时间,,VCCIO>VCCIOPORLbeforeVCC>V06 保持时间,PORRST有效在VCC>VORH17 稳定时间,掉电后PORRST有效在VCC≤VORH之88 保持时间PORRST有效在VCC19 保持时间,PORRST有效在VCC< 0 稳定时间PORRSTVCCVCCIOPORH0 稳定时间,VCC< ORE在VCCIO<VCCIOPORL之08PORRST

,(1)不包括上升/下降时间."输出开关特性vs负载电容"表JTAG(JTAG时钟频率10-MHz50-pF负载在TDO脚上 1 2tsu(TDI/TMS 稳定时间TDITMSTCK上升之前3 保持时间TDITMS在TCKr4th(TCKf 保持时间TDO在5td(TCKf- 延迟时间,TDO有效在TCK下降9JTAG输出开关时序vs负载电容(CL)(图tr上升时间CLKOUTAWDCL=15CL=50 CL=10039CL=150,,CL=15CL=50 CL=10039CL=150CL=15 CL=505CL=1009CL=150tf下降时间CL=15 CL=505CL=1009CL=150tr上升时间CL=15CL=50CL=100CL=150tf下降时间,CL=153CL=50CL=100CL=150(1). tc(ICLK)+tc(ICLK=111CMOS-

428s2s写/TA

(CLOCKPHASE=0,SPLK=output,SPInSIMO=output,andSPInSOMI= (图最 最1周期,SP(clockpolarity=(clockpolarity=(clockpolarity=(clockpolarity=延迟,SPLK高到SPInSIMO有(clockpolarity=延迟SPLKlowtoSPInSIMO(clockpolarity=有效时间SPInSIMO(clockpolarity(clockpolarity=1)LK建立时间,SPInSOMI在SPLK变低之前 polarity=6建立时间,SPInSOMI在SPLK变高之 (clockpolarity=6有效时间SPInSOMI(clockpolarity=4有效时间SPInSOMI后(clockpolarityLK4tc(ICLK=1关于上升和下降时序，请参考"输出开关特性vs负载电容"SPI主机模式下，PS为1to255:tc(SPC)M≥(PS+1)tc(ICLK)≥100ns,并行保证。PS在SPTL1.[12:5]中设置。SPLK信号的有效边缘由CLOCKPOLARITY位(SPTRL2.1)选择

(CLOCKPHASE=1,SPLK=output,SPInSIMO=output,andSPInSOMI= (图 最1周期,SP(clockpolarity=(clockpolarity=(clockpolarity=(clockpolarity=延迟,SPLK高到SPInSIMO有 (clockpolarity=延迟SPLKlowtoSPInSIMO (clockpolarity=有效时间SPInSIMO(clockpolarity=(clockpolarity=LK变高建立时间,SPInSOMI在SPLK变低之前 polarity=6建立时间,SPInSOMI在SPLK变高之前 polarity=6有效时间SPInSOMI(clockpolarity=4有效时间SPInSOMI(clockpolarity=LK4tc(ICLK=1关于上升和下降时序，请参考"输出开关特性vs负载电容"SPI主机模式下，PS为1to255:tc(SPC)M≥(PS+1)tc(ICLK)≥100ns,并行保证。PS在SPTL1.[12:5]中设置。SPLK信号的有效边缘由CLOCKPOLARITY位(SPTRL2.1)选择图13SPIN主机模式下外部时序（CLOCKPHASE(CLOCKPHASE0, LKinputSPInSIMOinputandSPInSOMIoutput( 1周期,SP脉冲持续时间，SPLK高(clockpolarity=脉冲持续时间，SPLK低(clockpolarity=脉冲持续时间，SPLK低(clockpolarity=脉冲持续时间，SPLK高(clockpolarity=polarity=6+SPLK变低到SPInSOMI有效的时延polarity=6+SPInSOMI数据有效时间在SPLK变高(clockpolarity=(clockpolarity=polarity=6polarity=6SPInSIMO有效时间在polarity=6(clockpolarity=LK6MASTER位(SPTRL2.3)和CLOCKPHASE(SPTRL2.0)清SPI从机模式下时，tc(SPC)S≥(PS+1)tc(ICLK),PS为SPTL1.[12:5].设置的分频系关于上升和下降时序，请参考"输出开关特性vs负载电容"tc(ICLK=1SPIn从机模式下PS值为1255时tc(SPC)S(PS1)tc(ICLK)100ns，PS值为0时，tc(SPC)S2tc(ICLK)100 图14SPIN（CLOCKSPIn

(CLOCKPHASE=1,SPLK=input,SPInSIMO=input,andSPInSOMI= (图 1SPLK宽度(clockpolarity=SPLK低沿宽度(clockpolarity=SPLK低沿宽度(clockpolarity=SPLK宽度(clockpolarity=SPLK变高到SPInSOMI有效的时(clockpolarity=(clockpolarity=(clockpolarity=SPInSOMI数据有效时间在SPLK变低(clockpolarity=(clockpolarity=6(clockpolarity=6SPInSIMO数据有效时间在SPLK变低(clockpolarity=6(clockpolarity=6MASTER(SPTRL2.3)清除，CLOCKPHASE(SPTRL2.0)位置位SPI从机模式下:tc(SPC)S≥(PS+1)tc(ICLK),PS为SPTL1.[12:5]设置的分频系关于上升和下降时序，请参考"输出开关特性vs负载电容"tc(ICLK=1SPIn从机模式下PS值为1255时tc(SPC)S(PS1)tc(ICLK)100ns，PS值为0时，tc(SPC)S2tc(ICLK)100图15SPIN从机模式下的外部时序（CLOCK (图或BAUD(BAUD1)BAUD1250.5tc(SCC)+0.5tc(ICLK)-tf，0.5tc(SCC)+30.5tc(SCC)-tr0.5tc(SCC)545SCInTX数据有效时间在SCLK变6tc(ICLK)+tf+tc(ICLK)+tf+7间在SCLK变低-tc(ICLK)+tf+-tc(ICLK)+tf+tc(ICLK=1关于上升和下降时序，请参考"输出开关特性vs负载电容"图16.等时同步模式下 SCIn等时同步模式下外部时钟时序(图12342tc(ICLK)+12+56072tc(ICLK)+tc(ICLK=1关于上升和下降时序，请参考"输出开关特性vs负载电容"外部SCLK信号必须保证tc(SCC)≥17.A.等时同步模式下的数据收发和异步模式下相似。数据在SCICLK上升沿送出，在SCICLK预置分频器因素值为1－64。因此、最小的输出脉冲宽度=HRP(min)=hr(min)/SYSCLK=1/SYSCLK。例如：当sysclk为30MHz时，最小的输出脉冲宽度=1/30=33.33ns16，或32。因此、最小输入脉冲宽度LRP（min）=hrmin*lrminSYSCLK1*1例如：、当sysclk为30MHz、那么最小输入脉冲宽度1*13033.33缩写∶hrHET高分辨率分频比率12363lrHET低分辨率分频比率124816高分辨率时钟周期HRPhr环时钟周期=LRPhr*lr 5 多缓冲ADC(MibADC)模拟部分有单独的电源线，可加强A/D性能通过数字部分VSS和VCC上的开关噪声进入AD转换部分。所有指标是相对于ADREFLO的除非另外指明.分辨 10位(1024个值单 有保证00hto3FFh[00forVAI≤ADREFLO;3FFforVAI

14MibADC推荐工作环境A-to-DVVVCCAD+V模拟输入钳位电流(2(VAIVSSAD0.3orVAIVCCAD2VCCADVSSAD"器件推荐工作环境"表

描述Ω153V偏移校正后实际步宽和理想值的差异./1LSB=(ADREFHI-ADREFLO)/图18MibADC表16MibADC最小最大 1 该值为可以达到的最小总时间.这些参数依赖于很多因素.更详细信息请查看TMS470R1xMulti-Bufferedog-to-DigitalConverter(MibADC)Re