如何在FPGA上快速搭建以太网_第1页
如何在FPGA上快速搭建以太网_第2页
如何在FPGA上快速搭建以太网_第3页
如何在FPGA上快速搭建以太网_第4页
如何在FPGA上快速搭建以太网_第5页
已阅读5页，还剩5页未读， 继续免费阅读

下载本文档

版权说明：本文档由用户提供并上传，收益归属内容提供方，若内容存在侵权，请进行举报或认领

文档简介

第第页如何在FPGA上快速搭建以太网？LWIP是使用裸机设计（以太网）的良好起点，在此基础上我们可以轻松调整软件应用程序以提供更详细的应用程序。LWIPEcho服务器的使用首先使我们能够确定底层（硬件）设计是否正确。

此设计的核心是Viv（ad）oIP中的AXI（Ethernet）LiteIP模块（我在该项目中使用Vivado2023.1）。AXIEthernetLiteIP适用于10或100Mbps以太网链路。这提供了一个资源很少的以太网（接口），对于我们低成本的设备（例如Ar（ti）x7（FPGA））来说是理想的选择。通过简单的以太网接口，设计人员可以使用以太网对最终应用进行命令和控制。

为了验证这一IP，将使用ArtyA7-35T板。创建项目后，创建框图，从IPDesigner的Board选项卡添加以下IP

可以使用GitRepo中存储的TCL脚本重新创建完整的设计。关键设计点包括使用（DDR）（时钟）输出为除AXIEthernetLiteIP模块（时钟频率为100MHz）之外的所有AXI（网络）提供时钟。

DDR的系统时钟频率为100MHz，参考时钟频率为200MHz。DDR接口运行频率为324.99MHz，其接口频率为大多数AXI接口频率的1/4(81.2475MHz)。

除了AXIEthernetLiteIP之外，我们还需要提供25MHz参考时钟来配置以太网Phy。

Vivado中的设计如下所示。

有了可用的比特流，从Vivado导出XSA，并为Vitis中新应用项目导入XSA。

以MicroBlaze（处理器）为目标并选择LWIPEchoServer应用程序。

创建项目后，可以构建应用程序和平台。请注意，在Vitis2023.1中编译LWIP时，xadapt（or）.c文件中存在错误，第388行有两个状态声明，分别为16位和32位变量。如果发生这种情况，请解释掉16位声明并重新编译设计。

将ArtyA7板通过网线连接到PC后，可以在ArtyA7板上下载并运行应用程序。

终端将输出IP地址并提供发送到（端口）7的所有命令。

为了能够通过（Te）lnet连接到ArtyA7，我们需要首先将主机的IP地址配置为与ArtyA7类似。

主机上的IP设置正确后，我们可以打开与ArtyBoard的Telnet会话并发送要回显的命令。

最好将终端程序设置为执行本地回显并将CR/LF附加到消息中。

然后我们可以输入文本并观看它的回显。

人人文库> 全部分类> 图纸下载 > 毕业设计

温馨提示

  • 1. 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。图纸软件为CAD,CAXA,PROE,UG,SolidWorks等.压缩文件请下载最新的WinRAR软件解压。
  • 2. 本站的文档不包含任何第三方提供的附件图纸等，如果需要附件，请联系上传者。文件的所有权益归上传用户所有。
  • 3. 本站RAR压缩包中若带图纸，网页内容里面会有图纸预览，若没有图纸预览就没有图纸。
  • 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。
  • 5. 人人文库网仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对用户上传分享的文档内容本身不做任何修改或编辑，并不能对任何下载内容负责。
  • 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。
  • 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。

最新文档

评论

0/150

提交评论