第2章多路彩灯控制器的设计与分析

第2章多路彩灯控制器的设计与分析2.1系统设计要求

2.2系统设计方案

2.3主要VHDL源程序2.4系统仿真/硬件验证2.5设计技巧分析

2.6系统扩展思路

2.1系统设计要求今需设计一个十六路彩灯控制器，6种花型循环变化，有清零开关，并且可以选择快慢两种节拍。2.2系统设计方案根据系统设计要求可知，整个系统共有三个输入信号：控制彩灯节奏快慢的基准时钟信号CLK_IN，系统清零信号CLR，彩灯节奏快慢选择开关CHOSE_KEY；共有16个输出信号LED[15..0]，分别用于控制十六路彩灯。据此，我们可将整个彩灯控制器CDKZQ分为两大部分：时序控制电路SXKZ和显示控制电路XSKZ，整个系统的组成原理图如图2.1所示。图2.1彩灯控制器组成原理图2.3主要VHDL源程序2.3.1时序控制电路的VHDL源程序--SXKZ.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSXKZISPORT(CHOSE_KEY:INSTD_LOGIC;CLK_IN:INSTD_LOGIC;

CLR:INSTD_LOGIC;CLK:OUTSTD_LOGIC);ENDENTITYSXKZ;ARCHITECTUREARTOFSXKZISSIGNALCLLK:STD_LOGIC;BEGINPROCESS(CLK_IN,CLR,CHOSE_KEY)ISVARIABLETEMP:STD_LOGIC_VECTOR(2DOWNTO0);BEGINIFCLR='1'THEN--当CLR='1'时清零，否则正常工作CLLK<='0';TEMP:="000";ELSIFRISING_EDGE(CLK_IN)THENIFCHOSE_KEY='1'THENIFTEMP="011"THENTEMP:="000";CLLK<=NOTCLLK;ELSETEMP:=TEMP+'1';ENDIF;--当CHOSE_KEY='1'时产生基准时钟频率的1/4的时钟信号，否则产生基准时钟--频率的1/8的时钟信号

ELSEIFTEMP="111"THENTEMP:="000";CLLK<=NOTCLLK;ELSETEMP:=TEMP+'1';ENDIF;ENDIF;ENDIF;ENDPROCESS;CLK<=CLLK;ENDARCHITECTUREART;2.3.2显示控制电路的VHDL源程序--XSKZ.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYXSKZISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;LED:OUTSTD_LOGIC_VECTOR(15DOWNTO0));ENDENTITYXSKZ;ARCHITECTUREARTOFXSKZISTYPESTATEIS(S0,S1,S2,S2,S4,S5,S6);SIGNALCURRENT_STATE:STATE;SIGNALFLOWER:STD_LOGIC_VECTOR(15DOWNTO0);BEGINPROCESS(CLR,CLK)ISCONSTANTF1:STD_LOGIC_VECTOR(15DOWNTO0):="0001000100010001";CONSTANTF2:STD_LOGIC_VECTOR(15DOWNTO0):="1010101010101010";CONSTANTF2:STD_LOGIC_VECTOR(15DOWNTO0):="0011001100110011";CONSTANTF4:STD_LOGIC_VECTOR(15DOWNTO0):="0100100100100100";CONSTANTF5:STD_LOGIC_VECTOR(15DOWNTO0):="1001010010100101";CONSTANTF6:STD_LOGIC_VECTOR(15DOWNTO0):="1101101101100110";--六种花型的定义

BEGINIFCLR='1'THENCURRENT_STATE<=S0;ELSIFRISING_EDGE(CLK)THENCASECURRENT_STATEISWHENS0=>FLOWER<="ZZZZZZZZZZZZZZZZ";CURRENT_STATE<=S1;WHENS1=>FLOWER<=F1;CURRENT_STATE<=S2;WHENS2=>FLOWER<=F2;CURRENT_STATE<=S2;WHENS2=>FLOWER<=F2;CURRENT_STATE<=S4;WHENS4=>FLOWER<=F4;CURRENT_STATE<=S5;WHENS5=>FLOWER<=F5;CURRENT_STATE<=S6;WHENS6=>FLOWER<=F6;CURRENT_STATE<=S1;ENDCASE;ENDIF;ENDPROCESS;LED<=FLOWER;ENDARCHITECTUREART;2.3.3整个电路系统的VHDL源程序--CDKZQ.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYCDKZQISPORT(CLK_IN:INSTD_LOGIC;CLR:INSTD_LOGIC;CHOSE_KEY:INSTD_LOGIC;LED:OUTSTD_LOGIC_VECTOR(15DOWNTO0));ENDENTITYCDKZQ;ARCHITECTUREARTOFCDKZQISCOMPONENTSXKZISPORT(CHOSE_KEY:INSTD_LOGIC;CLK_IN:INSTD_LOGIC;CLR:INSTD_LOGIC;CLK:OUTSTD_LOGIC);ENDCOMPONENTSXKZ;COMPONENTXSKZISPORT(CLK:INSTD_LOGIC;CLR:INSTD_LOGIC;LED:OUTSTD_LOGIC_VECTOR(15DOWNTO0));ENDCOMPONENTXSKZ;SIGNALS1:STD_LOGIC;BEGINU1:SXKZPORTMAP(CHOSE_KEY,CLK_IN,CLR,S1);U2:XSKZPORTMAP(S1,CLR,LED);ENDARCHITECTUREART;2.4系统仿真/硬件验证2.4.1系统的有关仿真时序控制电路SXKZ、显示控制电路XSKZ及整个电路系统CDKZQ的仿真图分别如图2.2、图2.3和图2.4所示。图2.2时序控制电路SXKZ仿真图图2.3显示控制电路XSKZ仿真图图2.4整个电路系统CDKZQ仿真图2.4.2系统的硬件验证系统通过仿真后，我们可根据自己所拥有的EDA实验开发系统进行编程下载和硬件验证。考虑到一般EDA实验开发系统提供的输出显示资源有限，我们可将输出适当调整后进行硬件验证。2.5设计技巧分析(1)在时序控制电路SXKZ的设计中，利用计数器计数达到分频值时，对计数器进行清零，同时将输出信号反向，这就非常简洁地实现了对输入基准时钟信号的分频，并且分频信号的占空比为0.5。(2)在显示控制电路XSKZ的设计中，利用状态机非常简洁地实现了六种花型的循环变化，同时利用六个十六位常数的设计，可非常方便地设置和修改六种花型。(3)对于顶层程序的设计，因本系统模块较少，既可使用文本的程序设计方式