第五章时序逻辑电路习题解答8672

第五章时序逻辑电路习题解答注：1.用EDA软件(例如Multisim／EWB)可以帮助解题。凡加注了“★”的题，可以用用该类软件求解；凡加注了“◆”的题，以用该类软件进行验证。2.答案仅供参考，且非唯一。[题5.1]分析图P5.1时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方也不一定是最佳答案。程，画出电路的状态转换图，说明电路能否自启动。[解]J=K=Q3J=K=Q11221J=QQ;K=Q31233n+1=QQ+QQ=QQ31313Q11n+1=QQ+QQ=Q⊕QQQ2121221n+1=QQQ1332Y=Q3电路[题5.2]能自启动。状态转换图如图A5.1。试分析图P5.2时序电路出方程，画出电路A为输入逻辑的逻辑功能，写出电路的驱动方程、状态方程和输的状态转换图。变量。[解]D=AQ12D=AQQ=A(Q+Q)21212n+1=AQQQ12=A(Q+Q)n+1212Y=AQQ21电路的状态转换图如图A5.2。[题5.3]试分析图P5.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，检查电路能否自启动。[解]J=QQ;K=11231J=Q;K=QQ212132J=QQ;K=Q3123Qn+11=QQQ231n+1=QQ+QQQ2Q21213Qn+13Y=QQ=QQQ+QQ3212323电路的状态转换图如图A5.3。电路能自启动。[题5.4]分析图P5.4给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说明电路实现的功能。A为输入变量。[解]J=K=1Qn+1=Q1111J=K=A⊕QQ=A⊕Q⊕Q1n+122222Y=AQQ+AQQ2121电路状态转换图如图A5.4。A=O时作二进制加法计数，A=1时作二进制减法计数。[题5.5]分析图P5.5的时序逻辑电路，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。J=K=100J=QQQ;K=Q10231010J=QQ;K=QQ20320J=QQQ;K=Q30123Qn+1=Q00QQn+11=QQ(Q+Q)+QQ0123012=QQQ+(Q+Q)Qn+1202301Qn+1=QQQQ+QQ3301230Y=QQQQ3012状态转换图如图A5.5。电路能自启动。[题5.6]试画出用4片74LSl94组成16位双向移位寄存器的逻辑图。74LSl94的功能表见表5.3.2。[解]见图A5.6。[题5.7]在图P5.7电路中，若两个移位寄存器中的原始数据分别为AAAA=1001，BBBB=00ll，试问经过24个CP信号作用以后两个寄存器中的数3210310据如何?这个电路完成什么功能?[解]经过4个时钟信号作用以后，两个寄存器里的数据分别为AAAA=1100，1320BBBB=0000。这是一个4位串行加法器电路，CI的初值设为分析图P5.8的计数器电路，说明这是多少进制的计数器。十进制计数器74160的功能表见表5.3.4。[解]图P5.8电路为0。3210★[题5.8]七进制计数器。★[题5.9]分析图P5.9的计数器电路，画出电路的状态转换图，说明这是多少进制的计数器。十六进制计数器74LSl61的功能表5.3.4所示。表如[解]电路的状态转换图如图A5.9。这是一个十进制计数器。★[题5.10]试用4位同步二进制计数器74LSl61接成十二进制计数器，标出输入、输出端。可以附加必要的门电路。74LSl61的功能表见表5.3.4。[解]见图A5.10。★[题5.11]试分析图P5.11的计数器在M=1和M=0时各为几进制。74160的功能表见表5.3.4。[解]M=1时为六进制计数器，M=O时为八进制计数器。★[题5.12]图P5.12电路是可变进制计数器。试分析当控制变量A为1和0时电路各为几进制计数器。74LSl61的功能表见表5.3.4。[解]A=1时为十二进制计数器，A=0时为十进制计数器。★[题5.13]设计一个可控进制的计数器，当输入控制变量M=0时工作在五进制，M=1时工作在十五进制。请标出计数输入端和进位输出端。[解]见图A5.13。★[题5.14]分析图P5.14给出的计数器电路，画出电路的状态转换图，说明这是几进制计数器。74LS290的电路见图5.3.32。QQQQ电路的状态转换图如图A5.14所示。其中3[解]这是一个七进制计数器。210的0110、0111、1110、11114个状态为过渡状态。★[题5.15]试分析图P5.15计数器功能表见表5.3.4。[解]第(1)级74LSl61接成了七进制计数器，电路的分频比(即Y与CP的频率之比)。74LSl61的第(2)级74LSl61接成了九进制计数器，两级串接成7×9=63进制计数器。故Y的频率与CP的频率之比为1：63。★[题5.16]图P5.16电路是由两片同步十进制计数器74160组成的计数器，试分析这是多少进制的计数器，两片之间是几进制。74160的功能表见表5.3.4。[解]第(1)片74160接成十进制计数器，第(2)片74160接成了三进制计数器。第(1)片到第(2)片之间为十进制，两片串接组成三十进制计数器。★[题5.17]分析图P5.17给出的电路，说明这是多少进制的计数器，两片之间是多少进制。74LSl61的功能表见表5.3.4。[解]在出现LD=0信号以前，两片74LSl61均按十六进制计数。即第(1)片到第(2)片为十六进制。当第(1)片计为2，第(2)片计为5时产生LD=0信号，总的进制为5×16+2+1=83故为八十三进制计数器。[题5.18]用同步十进制计数器芯片74160设计一个三百六十五进制的计数器。要求各位间为十进制关系。允许附加必要的门电路。74160的功能表见表5.3.4。[解]见图A5.18。[题5.19]设计一个数字钟电路，要求能用七段数码管显示从0时0分0秒到23时59分59秒之间的任一时刻。[解]电路接法可如图A5.19所示。计数器由六片74160组成。第的“秒计数器(1)片为十进制(2)片为六进制。第(3)、(4)片接成六十进制的“分计(5)、(6)片用整体复位法接成四进制计数器，作为(1)、(2)两片接成六十进制”，第，第数器”，接法与“秒计数器”相同。第二十“时计数器”。显示译码器由六片7448组成，每片7448用于驱动一只共阴极的数码管BS201A．图P5.20所示电路优先编码器74LSl47和同步十进制计数器74160组成的可，试说明当输入控制信号A、B、C、D、E、F、G、H、I，分Y端输出的脉冲频率各为多少。已知CP端输入脉冲的频率为10kHz。74LSl47的功能表如表3.3.3所示，74160的功能表见表5.3.4。★[题5.20]是用二一十进制控分频器别为低电平时由[解]由图可见，计数器74160工作在可预置数状态，每当计数器的进位输出C=1时(即QQQQ=1001时)，在下一个CP上升3210沿到达时置入编码器74LSl47的输出状态YYYY。再从图A5.20给出的74160的状态3210转换图可知，当A=0时74LSl47的输出为Y3Y2Y1Y=1110，74160的数据输入端0DDDD=0001，则状态转换顺序将如图3210中所示，即成为九进制计数器。输出脉冲Y的频率为CP频率的1／9。依次类推便可得到下表：◆[题5.21]试用同步十进制可逆计数器74LSl90和二一十进制优先编码器74LSl47设计一个工作在减法计数状态的可控分频器。要求在控制信号A、B、C、D、E、F、G、H分别为1时分频比对应为1／2、1／3、1／4、1／5、1／6、1／7、1／8、1／9。74LSl90的逻辑图见图5.3.25，它的功能表如表5.3.5。可以附加必要的门电路。[解]CPLD可用作为信号。因为在CP上升沿使QQQQ=0000以后，在这个CP32100的低电平期间将给出一个负脉冲。CP0但由于74LSl90的LD=0信号是异步置数信号，所以0000状态在计数过程中是作为暂态出现的。如果为提高置数的可靠性，并产生足够宽度的进位输出脉冲，可以增设由G、GQLDQ组成的触发器，由端给出与CP脉冲的低电平等宽的=0信号，并可由端12给出进位输出脉冲。由图A5.21(a)中74LSl90减法计数时的状态转换图可知，若LD=0时置入QQQQ=0100，则得到3210四进制减法计数器，输出进位信号与CP频率之比为1／4。又由74LSl47的功能表(表3.3.3)可知，为使74LSl47的输出反I相后为0100，需接人低电平4I信号，故应接输入信号C。4依次类推即可得到下表：于是得到如图A5.2l(b)的电路图。★[题5.22]图P5.22是一个移寄存位器型计数器，试画出它的状态转换图，说明这是几进制计数器，能否自启动。[解]QQQn+11=D=QQ+QQ+QQ121232323=D=Qn+122=D=Q3n+13Y=QQ23状态转换图如图A5.22，电路能自启动。这是一个五进制计数器。◆[题5.23]试利用同步十六进制计数器74LSl6l和4线一16线译码器74LSl54设计节拍脉冲发生器，要求从12个输出端顺序、循环地输出等宽的负脉冲。74LSl54的逻辑框图及说明见[题3.9]。74LSl61的功能表见表5.3.4。[解]用置数法将74LSl61接成十二进制计数器，并把它的Q、Q、Q、Q对应3210地接至74LSl54的A、A、A、A在74Lsl54的输出Y0～Y11端就得到了12个等宽3210的顺序脉冲P～P。011电路接法见图A5.23。◆[题5.24]设计一个序列信号发生器电路，使之在一系列CP信号作用下能周期性地输出“001011011l”的序列信号。[解]可以用和8选1数据选择器十进制计数器组成这个序列信号发生器电路。若将十数器74160的输出状态Q、Q、Q、Q作为8选l数据选择器的输入，则可得3210进制计到数据选择器的输出的真值表。Z与输入Q、Q、Q、Q之间关系3210若取用8选1数据选择器74LS251(见图A5.24)，则它的输出逻辑式可写为Y=D（A2A1A0）+D(A2A1A)+D(A2AA)+D(A2AA)lim010210310x→∞+D(AA1A0)+D(AA1A)+D(AAA0)+D(AAA)425206217210由真值表写出z的逻辑式，并化成与上式对应的形式则得到：Z=Q(QQQ)+Q(QQQ)+Q(QQQ)+0(QQQ)321032103210210+Q(QQQ)+Q(QQQ)+0(QQQ)+Q(QQQ)321032102103210A=Q,A=Q,A=Q,D=D=Q,D=D=Q=Q=Q,D=D=0，则2211000132457336数据选择器的输出Y即所求之Z。所得到的电路如图A5.24所示。◆[题5.25]设计一个灯光控制逻辑电路。要求红、绿、黄三种颜色的灯在时钟信号作用下按表P5.25规定的顺序转换状态。表中的1表示“亮”，0表示“灭”。要求电路能自启动，循环，所以用74LSl61的低三为八进制计数器。若以R、QQQ与R、Y、G关系的并尽可能采用中规模集成电路芯片。[解]因为输出为八个状态位作Y、G分别表示红、黄、绿三个输出，则可得计数器输出状态210真值表：选两片双4选1数据选择器74LSl53作通用函数发生器使用，产生R、Y、G。由真值表写出R、Y、G的逻辑式，并化成与数据选择器的输出逻辑式相对应的形式R=Q(QQ)+Q(QQ)+0(QQ)+Q(QQ)21021010210Y=Q(QQ)+0(QQ)+1(QQ)+0(QQ)210101010G=Q(QQ)+Q(QQ)+0(QQ)+Q(QQ)21021010210电路图如图A5.25。◆[题5.26]用JK触发器和门电路设计一个4位循环码计数器，它的状态转换表应如表P5.26所示。[解]按照表P5.26中给出的计数顺序，得到图A5.26(a)所示的QQQn+1Qn+1的卡n+13n+1210诺图。从卡诺图写出状态方程，经化简后得到：QQQn+13=QQ+QQ+QQQ3130210=QQ+QQ+QQQ(Q+Q)313021033=(QQQ)Q+(QQQ)Q32103210=QQ+QQ+QQQ0n+12212031=QQ+QQ+QQQ(Q+Q)212031022=QQQQ+(QQQ)Q23102310=QQ+QQQ+QQQ0n+111032032=QQ+(QQQ+QQQ)(Q+Q)1032032011=(Q⊕QQ)Q+Q(Q⊕Q)Q12301032Qn+1=QQQ+QQQ+QQQ+QQQ0321321321321=Q⊕Q⊕Q132=Q⊕Q⊕Q(Q+Q)32100=Q⊕Q⊕QQ+Q⊕Q⊕QQ03210321从以上各式得到：J=QQQ;K=QQQ03210321J=QQQ;K=QQQ02310231J=Q⊕QQ;K=(Q⊕Q)Q01320132J=Q⊕Q⊕Q;K=Q⊕Q⊕Q03210321=CQQQQ321进位输出信号为：0得到的逻辑图如图A5.26(b)所示◆[题5.27]用D触发器和门电路设计一个十一进制计数器，并检查设计的电路能否自启动。[解]若取计数器的。由卡诺图得到状态循环如表A5.27所示，则即可得到如图A5.27(a)所示的次态卡诺图四个触发器的状态方程分别为n+1=QQ+QQQ0QQQQ33121n+1=QQ+QQ+QQQ02212021n+1=QQ+QQQ011031n+1=QQ+QQ00301输出方程为由于D触发器的Qn+1=D，于是得到图A5.27(b)的电路图A5.27(c)，可见电路能够自启动。C=QQ31。电路的状态转换图如图◆[题5.28]设计一个控制步进电动机三相六状态工作的逻辑电路。如果用1表示电机绕组导通，0表示电机绕组截止，则3个绕组ABC的状态转换图应如图P5．28所示。M为输入控制变量，当M=1时为正转，M=0时为反转。[解]取QQQ三个触发器的状态分别表示A、B、C的状态。由图P5.28可见，、、213输出的状态与A、B、C的状态相同，故可直接得到y=Q、y=Q、y=Q。3a1b2cn、n、QQ根据图P5.28的状态转换图画出Qn+11Qn+12Qn+1作为Q3n和M的逻辑函312数的卡诺图，如图A5.28(a)。由卡诺图写出状态方程为⎧n+1=MQ+MQ23n+1=MQ+MQ231Q⎪1⎪⎨Q⎪n+1=MQ+MQ12⎪Q⎩3若采用D触发器，则根据Qn+1=D，即得到：⎧D=MQ+MQ⎪12312⎪D=MQ+MQ