重庆科创职业学院时序逻辑电路

第6章时序逻辑电路学习要点：时序电路的分析方法和设计方法计数器、寄存器等中规模集成电路的逻辑功能和使用方法第6章时序逻辑电路6.1概述6.2时序逻辑电路的分析的方法6.3计数器6.4寄存器和移位寄存器6.5同步时序逻辑电路的设计*6.6数字系统一般故障的检查和排除退出返回主目录6.1概述1、时序电路的特点时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。2、时序电路逻辑功能的表示方法时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、真值表、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。逻辑表达式有：输出方程状态方程激励方程3、时序电路的分类（1）根据时钟分类同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。异步时序电路

中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。

*（2）根据输出分类米利型时序电路

的输出不仅与现态有关，而且还决定于电路当前的输入。穆尔型时序电路

的其输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。时序逻辑电路的描述方法1逻辑方程式（输出方程、驱动方程、状态方程）2状态表：描述输出、次态和电路的输入、现态间对应取值关系的表格。3状态图：描述触发器的状态转换关系及转换条件的图形4波形图：反映触发器输入信号取值和状态之间对应关系的图形6.2时序逻辑电路的分析方法返回6.2.1同步时序逻辑电路的分析方法6.2.2异步时序逻辑电路的分析方法电路图时钟方程、驱动方程和输出方程状态方程状态图、状态表或时序图判断电路逻辑功能12356.2.1同步时序逻辑电路的分析方法一、基本分析步骤：计算4例时钟方程：输出方程：输出仅与电路现态有关，为穆尔型时序电路。同步时序电路的时钟方程可省去不写。驱动方程：1写方程式二、分析举例：2求状态方程JK触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表000001010011100101110111001011101111000010100110000011004画状态图、时序图状态图5电路功能时序图有效循环的6个状态分别是用格雷码来表示的，即：000→001→011→111→110→100→000→…所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y＝1。（1）写出相关方程式时钟方程：驱动方程:输出方程：1（2）求各个触发器的状态方程JK触发器特性方程为：将对应驱动方程分别代入特性方程，进行化简变换可得状态方程：驱动方程:（3）求出对应状态值

列状态表：列出电路输入信号和触发器原态的所有取值组合，代入相应的状态方程，求得相应的触发器次态及输出，列表得到状态表如下表所示。其状态图和时序图分别如图（a）和图（b）所示。

CP

Z

00

010

01

100

10

110

11

001例输出方程：输出与输入有关，为米利型时序电路。同步时序电路，时钟方程省去。驱动方程：1写方程式2求状态方程T触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表45电路功能由状态图可以看出，当输入X

＝0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即：00→01→10→11→00→…当X＝1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即：00→11→10→01→00→…可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。画状态图时序图例1电路没有单独的输出，为穆尔型时序电路。异步时序电路，时钟方程：驱动方程：1写方程式异步时序逻辑电路的分析方法2求状态方程D触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表45电路功能由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即：000→111→110→101→100→011→010→001→000→…电路具有递减计数功能，是一个3位二进制异步减法计数器。画状态图、时序图例2：试分析异步时序逻辑电路该电路为异步时序逻辑电路。具体分析如下：（1）写出各逻辑方程式。①时钟方程：CP0=CP

（时钟脉冲源的上升沿触发。）CP1=Q0

（当FF0的Q0由0→1时，Q1才可能改变状态。）（3）作状态转换表。（2）将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：（CP由0→1时此式有效）

（Q0由0→1时此式有效）

②输出方程：③各触发器的驱动方程：（5）逻辑功能分析由状态图可知：该电路一共有4个状态00、01、10、11，在时钟脉冲作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。（4）作状态转换图、时序图。本节小结： 时序电路的特点是：在任何时刻的输出不仅和输入有关，而且还决定于电路原来的状态。为了记忆电路的状态，时序电路必须包含有存储电路。存储电路通常以触发器为基本单元电路构成。 时序电路可分为同步时序电路和异步时序电路两类。它们的主要区别是，前者的所有触发器受同一时钟脉冲控制，而后者的各触发器则受不同的脉冲源控制。

时序电路的逻辑功能可用逻辑图、状态方程、状态表、卡诺图、状态图和时序图等6种方法来描述，它们在本质上是相通的，可以互相转换。时序电路的分析，就是由逻辑图到状态图的转换。设计要求原始状态图最简状态图画电路图检查电路能否自启动1246时序逻辑电路的设计方法时序电路的设计步骤：选触发器，求时钟、输出、状态、驱动方程5状态分配3化简1.由逻辑功能求出原始状态图（1）分析给定的逻辑功能，确定输入变量、输出变量及该电路应包含的状态，并用字母S0、S1…..表示这些状态（2）分别以上述状态为现态，考察在每一个可能的输入组合作用下应转入哪个状态及相应的输出，便可得到符合题意的状态图。2.状态化简状态等价：在原始状态图中，如果有两个或两个以上的状态，在输入相同的条件下，不但有相同的输出，而且向同一个次态转换，则为等价的。3.状态编码、并画出编码形式的状态图及状态表4.选择触发器的类型及个数5.求电路的输出方程及触发器的驱动方程6.画出逻辑电路图，并检查自启动能力例1建立原始状态图设计一个按自然顺序变化的7进制同步加法计数器，计数规则为逢七进一，产生一个进位输出。状态化简2状态分配3已经最简。已是二进制状态。4选触发器，求时钟、输出、状态、驱动方程因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。

采用同步方案，故时钟方程为：输出方程：状态方程不化简，以便使之与JK触发器的特性方程的形式一致。比较，得驱动方程：电路图5检查电路能否自启动6将无效状态111代入状态方程计算：可见111的次态为有效状态000，电路能够自启动。设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X 101100111011110输入Y 000000001000110例1建立原始状态图S0S1S2S3设电路开始处于初始状态为S0。第一次输入1时，由状态S0转入状态S1，并输出0；1/0X/Y若继续输入1，由状态S1转入状态S2，并输出0；1/0如果仍接着输入1，由状态S2转入状态S3，并输出1；1/1此后若继续输入1，电路仍停留在状态S3，并输出1。1/1电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。0/00/00/00/0原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。状态化简2状态分配3所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。S0=00S1=01S2=104选触发器，求时钟、输出、状态、驱动方程选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：输出方程状态方程比较，得驱动方程：电路图5检查电路能否自启动6将无效状态11代入输出方程和状态方程计算：电路能够自启动。_

计数器

异步计数器返回

同步计数器计数器——用以统计输入脉冲CP个数的电路。计数器的分类：（2）按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。（1）按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是十进制计数器。（3）按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。

工作原理：4个JK触发器都接成T’触发器。计数前在计数器的置0端加上负脉冲,使各触发器都为0状态,即Q3Q2Q1Q0=0000每当Q2由1变0，FF3向相反的状态翻转。每来一个CP的下降沿时，FF0向相反的状态翻转；每当Q0由1变0，FF1向相反的状态翻转；每当Q1由1变0，FF2向相反的状态翻转；一、二进制计数器1．二进制异步计数器（1）二进制异步加法计数器（4位）由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。用“观察法”作出该电路的时序波形图和状态图。工作原理：D触发器也都接成T’触发器。由于是上升沿触发，则应将低位触发器的Q端与相邻高位触发器的时钟脉冲输入端相连，即从Q端取借位信号。它也同样具有分频作用。（2）二进制异步减法计数器用4个上升沿触发的D触发器组成的4位异步二进制减法计数器。二进制异步减法计数器的时序波形图和状态图。在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。为了提高计数速度，可采用同步计数器。由于该计数器的翻转规律性较强，只需用“观察法”就可设计出电路：因为是“同步”方式，所以将所有触发器的CP端连在一起，接计数脉冲。然后分析状态图，选择适当的JK信号。2．二进制同步计数器（1）二进制同步加法计数器分析状态图可见：FF0：每来一个CP，向相反的状态翻转一次。所以选J0=K0=1。FF1：当Q0=1时，来一个CP，向相反的状态翻转一次。所以选J1=K1=Q0

。FF2：当Q0Q1=1时，来一个CP，向相反的状态翻转一次。所以选J2=K2=Q0Q1FF3：当Q0Q1Q2=1时，

来一个CP，向相反的状态翻转一次。所以选J3=K3=Q0Q1Q2将加法计数器和减法计数器合并起来，并引入一加/减控制信号X便构成4位二进制同步可逆计数器，各触发器的驱动方程为：就构成了4位二进制同步减法计数器。（3）二进制同步可逆计数器（2）二进制同步减法计数器分析4位二进制同步减法计数器的状态表，很容易看出，只要将各触发器的驱动方程改为：作出二进制同步可逆计数器的逻辑图：当控制信号X=0时，FF1～FF3中的各J、K端分别与低位各触发器的端相连，作减法计数。实现了可逆计数器的功能。当控制信号X=1时，FF1～FF3中的各J、K端分别与低位各触发器的Q端相连，作加法计数。（1）4位二进制同步加法计数器741613．集成二进制计数器举例74161具有以下功能：③计数。②同步并行预置数。RCO为进位输出端。RCO=Q3Q2Q1Q0ET④保持。①异步清零。（2）4位二进制同步可逆计数器74191当N=2n时，就是前面讨论的n位二进制计数器；当N≠2n时，为非二进制计数器。非二进制计数器中最常用的是十进制计数器。二、非二进制计数器N进制计数器又称模N计数器。1．8421BCD码同步十进制加法计数器用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。（1）写出驱动方程：（2）转换成次然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：

先写出JK触发器的特性方程设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表如表5.3.5所示。（3）作状态转换表。（4）作状态图及时序图。由于电路中有4个触发器，它们的状态组合共有16种。而在8421BCD码计数器中只用了10种，称为有效状态。其余6种状态称为无效状态。当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，我们就称该电路具有自启动能力。（5）检查电路能否自启动用同样的分析的方法分别求出6种无效状态下的次态，得到完整的状态转换图。可见，该计数器能够自启动。CP2=Q1

（当FF1的Q1由1→0时，Q2才可能改变状态。）用前面介绍的异步时序逻辑电路分析方法对该电路进行分析：（1）写出各逻辑方程式。

①时钟方程：

CP0=CP

（时钟脉冲源的下降沿触发。）CP1=Q0

（当FF0的Q0由1→0时，Q1才可能改变状态。)CP3=Q0

（当FF0的Q0由1→0时，Q3才可能改变状态)2．8421BCD码异步十进制加法计数器②各触发器的驱动方程：（2）将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：（CP由1→0时此式有效）（Q0由1→0时此式有效）

（Q1由1→0时此式有效）

（Q0由1→0时此式有效）

设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表。（3）作状态转换表。3．集成十进制计数器举例（1）8421BCD码同步加法计数器74160RCO=Q3Q0ET（1）同步级联。例：用两片4位二进制加法计数器74161采用同步级联方式构成的8位二进制同步加法计数器。1．计数器的级联三、集成计数器的应用（2）异步级联例：用两片74191采用异步级联方式构成8位二进制异步可逆计数器。7.2寄存器和移位寄存器

寄存器返回

移位寄存器

移位寄存器的应用

顺序脉冲发生器

在数字电路中，用来存放二进制数据或代码的电路称为寄存器。

寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。

按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。7.2寄存器集成数码寄存器74