数字电子技术（第2版）课件 ch11数字系统综合设计

第11章数字系统综合设计电子电气基础课程规划教材数字电子技术(第2版）本章介绍4个综合设计实例，分别是8位十进制频率计设计、简易正弦信号发生器设计、电压表设计，以及射频监视切换器设计。前两个实例采用基于PLD的现代数字系统设计方法，后两个釆用基于模块电路搭建的传统数字系统设计方法。希望通过本章实例的介绍，能在数字系统设计方法上给读者一些启示和借鉴。018位十进制频率计设计PARTONE测频原理本实例在Intel公司的QuartusPrime软件环境下设计完成。设计时采用了原理图与VHDL混合输入的层次化设计方法，底层电路釆用VHDL语言设计，顶层电路以原理图的方式完成。测频原理根据频率的定义和频率测量的基本原理可知，测频电路通常需要一个固定脉宽的信号，而在这个固定脉宽时间内对被测信号的脉冲个数进行计数，计数结果与固定脉宽时间的比值即为被测信号的频率。若固定脉宽为1秒，则计数结果恰好为被测信号的频率。

频率计设计框图如图11.1.1所示。时序控制电路根据系统时钟产生计数使能信号、锁存信号和计数清零信号。测频过程中，首先让计数使能信号（即固定脉宽信号，本实例中为1秒）有效，8位十进制加法计数器对被测频率信号进行计数，使能信号结束后，计数停止，计数的结果即为被测信号的频率；接下来让锁存信号有效，将计数结果存入8位数码管显示驱动电路；最后让计数清零信号有效，将8位十进制加法计数器清零，准备开始下一次计数（测频）。8位数码管显示驱动电路存入的数据（计数结果）会在下一次锁存信号有效时被更新，而在此期间，存入的计数结果会被译成8位数码管显示数据。该频率计的时序控制电路、8位十进制加法计数器和8位数码管显示驱动电路都在PLD中设计完成。测频原理时序控制电路设计根据11.1.1节的测频原理，不难得到频率计的测频时序，如图1LL2所示。其中，CLKK为系统时钟、CNT_EN为计数使能信号、LOAD为锁存信号、RST_CNT为计数清零信号。时序控制电路设计根据图11.1.2所示测频时序中各信号之间的关系可知，时序控制电路中可以设计一个周期为16的加法计数器，在前8个计数状态使CNT_EN输出高电平，在第10个计数状态使LOAD输出高电平，而在第14个计数状态使RST_CNT输出高电平。为了满足CNT_EN高电平为1秒，系统时钟CLKK的频率应为8Hzo下面给出时序控制电路的VHDL源程序代码，而图11.1.3所示为时序控制电路的元件符号。时序控制电路设计8位十进制加法计数器设计8位十进制加法计数器在计数使能信号有效时，实现对被测信号的计数。可采用原理图与VHDL混合输入的层次化设计方法。首先用VHDL实现一个十进制加法计数器，其元件符号如图11.1.4所示；再以原理图的方式将8个十进制加法计数器连接成一个8位十进制加法计数器。十进制加法计数器的VHDL源程序代码如下：8位十进制加法计数器设计8位十进制加法计数器设计十进制加法计数器的仿真波形如图11.1.5所示。在原理图中调用8个十进制加法计数器，以串行进位的方式构成8位十进制加法计数器，其原理图如图11.1.6所示。低位计数器的进位输岀经非门后连接至高位计数器的时钟输入。非门的作用是保证高位计数器的时钟上升沿对应的是低位计数器计数状态9到0的时刻，这样才能保证十进制计数结果显示的正确。8位十进制加法计数器设计8位十进制加法计数器设计8位十进制加法计数器的元件符号，如图11.1.7所示。其中，Fin为被测频率信号输入，CLR为异步清零输入，ENABL为同步使能输入，DOUT[31..0]为8位十进制（每4位二进制数对应1位十进制数）加法计数结果输出。位数码管显示驱动电路设计该频率计中的8位数码管显示驱动电路要完成两个功能：第一个功能是完成32位二进制计数结果的锁存；第二个功能是完成32位二进制计数结果到8位数码管显示数据的译码。在1秒的计数（测频）过程中，计数结果是不断变化的。若不锁存，而是直接译码送数码管显示，就会出现数码管数字不断变化、无法稳定显示测频结果的现象。数码管显示驱动电路的锁存功能使得数码管在当前一次测频过程中，能够稳定地显示上一次的测频结果。根据图11.1.2所示的测频时序，两次锁存脉冲的时间间隔为16个系统时钟，而系统时钟为8Hz，因此数码管显示的测频结果每2秒更新一次。位数码管显示驱动电路设计该频率计中的数码管显示驱动电路默认驱动8位共阴极数码管（位选信号低电平有效，段数据信号高电平有效），釆用动态扫描显示方式。驱动电路按一定的频率循环产生1111110、11111101、11111011、…、01111111的8位位选信号，以便循环选中8位数码管中的一位，同时输岀对应7段显示数据，因此任一时刻8位数码管中显示数据的只有1位。当位选信号产生（扫描）频率足够快时，人眼所感觉到的是8位数码管在同时显示数据。通常，位选信号的扫描频率在几百赫兹到几千赫兹之间。8位数码管显示驱动电路的VHDL源程序代码如下：位数码管显示驱动电路设计位数码管显示驱动电路设计该8位数码管显示驱动电路的VHDL源程序使用了四个进程。其中，P3进程完成模8计数，与8位数码管的循环扫描对应；P1进程完成32位二进制（8位十进制）数据的锁存；P2进程根据模8计数的状态，产生8位位选信号，同时从32位二进制数据中选取4位（对应1位十进制数）待译码数据；P4进程完成4位二进制数据到7段显示数据的译码。整体电路设计与测试8位数码管显示驱动电路的元件符号如图11.1.8所示。在原理图中调用时序控制电路、8位十进制加法计数器，以及8位数码管显示驱动电路完成8位十进制频率计设计，其原理图如图11.1.9所示。其中，FTCTRL模块为时序控制电路，CNT10_8模块为8位十进制加法计数器，SCAN_LED模块为8位数码管显示驱动电路。CLKK为系统时钟输入端、CLK为数码管动态扫描时钟输入端、Fin为被测频率信号输入端，BT[7..O]为数码管8位位选信号输出端、SG[6..O]为数码管7段数据信号输岀端。整体电路设计与测试对频率计进行仿真测试。为了更好地观察仿真结果，将CLKK和CLK都设置成周期为500ns的时钟信号、Fin设置成周期为50ns的时钟信号，8位十进制频率计的仿真波形如图11.1.10所示。根据图11.1.2所示测频时序可知，8个CLKK时钟周期中对Fin的计数结果即为Fin的频率值。由于CLKK的周期为500ns、而Fin的周期为50ns，因此测频结果应为80，而图11.1.10所示仿真波形中DOUT在计数使能CNT_EN变为低电平后的结果正好为80，说明频率计测频正确。位选信号BT[0]〜BT[7]依次循环输出低电平，即对8个数码管依次选中进行数据显示。当BT[1]输出低电平时，SG输出为“7F”，即二进制数“1000”（对应十进制数“8”）的数码管7段显示数据；而其他位选信号输出为低电平时，SG输出全为“3F”，即二进制数“0000”（对应十进制数“0”）的数码管7段显示数据。因此，8位数码管上显示的内容为“00000080”，即测频结果。整体电路设计与测试整体电路设计与测试实际硬件测试时，应根据硬件系统的资源连接方式来锁定引脚，生成编程配置文件，然后下载到具体的CPLD或FPGA中进行测试。注意，硬件测试时，CLKK应为8Hz时钟信号，数码管动态扫描时钟CLK可在几百赫兹到几千赫兹选择，而数码管应选用共阴极方式。02简易正弦信号发生器设计PARTTWO设计原理釆用PLD实现正弦信号发生器的设计思路，是将正弦信号一个周期内的若干（如64）个釆样点数据存储在ROM中，再按一定的节拍顺序地从ROM中读出数据，送D/A转换器转换成模拟信号，最后经过低通滤波得到正弦信号。当周而复始地读出ROM中的数据时，电路将得到连续的周期性正弦信号波形。设计原理正弦信号发生器的结构框图如图11.2.1所示，主要由四部分组成。第一部分是正弦波数据存储ROM，用于存储正弦信号一个周期内所有釆样点的数据。本示例设计中，釆样点为64个，每个采样点的数据表示为8位二进制数，因此ROM的大小应为64×8bit。第二部分是地址发生器（即二进制加法计数器），用于产生访问数据存储ROM的地址。由于ROM的存储单元为64个，因此地址线宽度（二进制加法计数器的位宽）应为6位。第三部分是D/A转换器，用于将数据存储ROM读出的数字量转换成模拟量。由于ROM每个存储单元的字长为8位，因此D/A转换器的分辨率应为8位。第四部分是低通滤波器，用于滤除D/A转换器输出的模拟信号中的高次谐波分量，通常低通滤波器的截止频率选在f～2f之间，而f是所产生的正弦信号的频率。若地址发生器的输入时钟CLK的频率为f0，ROM存储单元为64个，则输出正弦信号的频率为f=f0/64。注意，为的最高频率是受到D/A转换速度限制的。设计原理对于上述正弦信号发生器，其地址发生器和正弦波数据存储ROM可在PLD中设计完成，而D/A转换和低通滤波部分需要另建电路，读者可参阅其他相关资料自行设计完成。定制ROM及其初始化根据9.4.4节的方法，可采用VHDL语言描述64x8bit的ROM，并将正弦信号一个周期内64个釆样点的数据初始化其中。若PLD器件（如Intel公司的Cyclone系列FPGA）具有嵌入式阵列（存储）块结构，则还可釆用参数化宏器件定制的方法，实现ROM存储结构，但需要事先生成一个ROM初始化文件，以便在ROM定制过程中实现ROM数据初始化。QuartusPrime中，ROM初始化文件格式有两种：MemoryInitializationFile（*.mif）格式和Hexadecimal（Intel-Format）File（*.hex）格式，用户可根据实际应用的需要进行选择。定制ROM及其初始化在QuartusPrime中，选择“File”一“New”菜单，弹出如图9.3.7所示的新建文件类型选择对话框，从中选择“MemoryFiles”下的“MemoryInitializationFile”项，单击“OK”按钮，弹出ROM初始化文件大小设置对话框，如图11.2.2所示。其中，“Numberofwords”表示初始化存储单元个数，“Wordsize”表示每个存储单元的字长。本示例设置“Numberofwords"为64，“Wordsize”为8，单击“OK”按钮，弹岀初始化文件内容编辑窗口，如图11.2.3所示，填入正弦信号64个采样点的数据，最后保存文件（如“SINGT.mif”），注意扩展名为“*.mif”。初始化文件在ROM定制过程中会被使用到。定制ROM及其初始化正弦信号釆样点的数据可以借助其他工具来快速生成。例如，在MATLAB中输入如下指令：以得到正弦信号8x8的64个釆样点数据，如图11.2.3所示。上述指令中，linspace(0，2*pi*63/64，64)用于在0〜2兀间生成64个釆样点；而sin函数乘以127.5再加上127.5，是将正弦信号数据的值域从［T，l］变换到［0，255］；round函数实现数据的四舍五入取整；reshape(…，8，8)是将计数后的数据变成8x8形式的矩阵；()，是对矩阵进行转置操作，以使数据按横方向排列。定制ROM及其初始化新建好初始化文件后，可以开始定制正弦数据存储ROMo在QuartusPrime环境下，选择“Tools”一“IPCatalog”菜单，弹出“IPCatalog”对话框，如图1124所示。选择“Libraiy”一“BasicFunctions”一“OnChipMemory”一“ROM：1-PORT”项，双击弹出“SaveIPVariation”对话框，如图11.2.5所示，设置ROM定制文件的保存路径、名称及语言类型。本例中，保存文件名为“SIN_ROM”，语言类型为VHDLo单击“OK”按钮，进入ROM参数设置窗口。定制ROM及其初始化定制ROM及其初始化图11.2.6所示为ROM参数设置窗口-页面1，主要设置ROM大小和ROM时钟类型。注意，当设置参数发生变化时，窗口左侧的图例也会随之变化。本例设置ROM输出数据的位宽为8位，存储单元个数为64个；设置ROM时钟类型为“Dualclock”，即输入、输出时钟是分开的，分别是“inclock”和“outclock”。存储块的类型可以明确指定，如CycloneIVE系列为“M9K”，如果不清楚也可设定为“Auto”。完成相应参数设置后，单击“Next”按钮，进入ROM参数设置窗口-页面2，如图11.2.7所示，主要完成附加功能引脚设置。本例设计取消了“'q'outputport”复选框，即不需要输出同步时钟“outclock”，因此左侧图例中“outclock”引脚被删除了。图11.2.7中另外3个复选框用于添加时钟使能、异步复位和读使能引脚，可根据设计的需要进行选择，本示例设计没有勾选。完成相应参数设置后，单击“Next”按钮，进入ROM参数设置窗口-页面3。定制ROM及其初始化定制ROM及其初始化图11.2.8所示为ROM参数设置窗口-页面3，主要用于添加ROM初始化文件。可通过“Browse...”按钮找到初始化文件路径，并将初始化文件添加至“Filename”文本框中。本例设计添加“SINGT.mif”文件为正弦数据ROM的初始化文件。窗口下方的复选框用于设置是否启用在系统存储器内容编辑功能。该功能用在调试阶段，可以在硬件测试时方便地修改所定制的存储器内容。本例设计没有启用该功能。完成相应参数设置后，单击“Next”按钮，进入ROM参数设置窗口-页面4，如图11.2.9所示，提示用户系统会生成用于仿真的模型文件。该页面不需要进行参数设置，单击“Next”按钮，进入ROM参数设置窗口-页面5。定制ROM及其初始化图11.2.10所示为ROM参数设置窗口-页面5，是ROM定制信息总结页面，告知用户将生成的文件种类并可进行选择。其中，"*.vhd”为完成ROM参数定制的VHDL文件（默认勾选）；“*.cmp”为ROM元件声明文件，用于VHDL语言层次化设计时调用；"*.bsf”为ROM的元件符号文件，用于原理图中调用。本例设计在“*.vhd”文件基础上勾选了“*.cmp”和“*.bsf”文件。完成相应参数设置后，单击“Finish”按钮，弹出“QuartusPrimeIPFiles”对话框，如图11.2.11所示，提示用户将生成的IP核文件加入当前工程，单击“Yes”按钮。定制ROM及其初始化定制ROM及其初始化至此，完成了正弦数据存储ROM的定制，并初始化了内容。图11.2.12所示是正弦数据存储ROM的元件符号，可用于顶层原理图设计的调用。地址发生器设计地址发生器用于产生访问ROM的地址，可由二进制加法计数器实现。本例设计中的ROM有64个存储单元，因此地址发生器的地址线宽度(二进制加法计数器的位宽)应为6位。地址发生器(6位二进制加法计数器)的VHDL源程序代码如下：图11.2.13所示是地址发生器的元件符号，可用于顶层原理图设计的调用。根据图11.2.1所示正弦信号发生器的结构框图，使用定制的正弦数据存储ROM和地址发生器完成正弦信号发生器的顶层原理图，如图11.2.14所示。其中，ADDRGT模块为6位地址发生器，SIN_ROM模块为64×8bit的正弦数据存储ROM。CLK为系统时钟输入端，DOUT[7..0]为8位正弦数据输出端。正弦信号发生器的仿真波形如图11.2.15所示，从中可以看出ROM中存储的正弦波数据，按照时钟CLK的节拍依次从8位数据端口DOUT输出。整体电路设计与测试实际硬件测试时，应根据硬件系统的资源连接方式来锁定引脚，生成编程配置文件，然后下载到具体的PLD（如CycloneIVE系列的EP4CE15F23C8）进行测试。注意，硬件测试时，应根据所使用的D/A转换器合理设置时钟CLK的频率。将D/A转换结果经低通滤波后送至示波器，观察输出波形是否为正弦波，且频率是否为CLK频率的1/64。整体电路设计与测试03电压表的设计——A/D转换的应用PARTTHREE数字电压表的基本组成数字电压表的基本组成如图11.3.1所示，它由模拟与数字两部分电路组成。其中，A/D转换器是数字电压表的核心部件，它将输入的模拟量转换成数字量。由图11.3.1可见，模拟部分与数字部分是互相联系的，由逻辑控制器产生控制信号，按规定的时序将A/D转换器中各组模拟开关接通或断开，保证A/D转换正常进行。A/D转换结果通过计数器、7段译码驱动器变换成7段码，最后驱动数字显示器显示出相应的数值。数字电压表的主要技术指标数字电压表的主要技术指标有以下几个：•测量范围：数字电压表的测量范围通常以基本量程为基础，通过量程开关电路对被测量信号进行衰减来扩展量程。•输入阻抗：由于集成电路本身的输入阻抗很高，所以数字电压表的输入阻抗主要由量程开关电路中衰减电路的阻抗决定。•显示位数：数字电压表的位数是指完整显示位，即能够显示0〜9十个数字的那些位。例如，3%位（读作三位半）的数字电压表，只有3位完整显示位；因其最高位只能显示0或1，故称为半位。•测量速度：测量速度是指每秒测量被测电压的次数，或一次测量全过程所需的时间，它主要取决于A/D转换器的转换速率。•分辨率：分辨率是数字电压表能够显示被测电压的最小变化值，即显示器末位跳一个字所需的最小输入电压值。例如，数字电压表的最小量程为199.9mV，末位变化为O.lmV，则这台数字电压表的分辨率为O.lmV。设计方案比较3½位数字电压表最常用的芯片有CC7106和MC14433两种。1.双积分型A/D转换器CC7106在10.3.4节介绍过双积分型A7D转换器的工作原理。所谓双积分就是在一次A/D转换周期内要进行两次积分：第一次是对待转换电压进行定时积分，第二次是对基准电压进行定值积分。通过两次积分比较，将待转换电压变换成与之成正比的时间间隔；然后，在这个时间间隔内对固定频率的时钟脉冲计数，计数结果即为待转换电压A/D转换的结果。设计方案比较同双积分型A/D转换器CC7106是CMOS大规模集成电路芯片，它将模拟与数字电路集成在一个有40个引脚的电路内，只需外接少量元件就可组成一个3½位数字电压表。若接上各种转换器就可构成各种数字式测量仪表。CC7106的原理图及引脚图如图11.3.2所示。其中，驱动电路可直接驱动液晶显示器，a1〜g1、a2〜g2、a3〜g3分别为个位、十位和百位的7段驱动端，bC4接千位“1”字的b、c段；PM为负极性指示输出，接千位的“g”段，当转换电压为负值时，液晶千位显示负号；BP端输出50Hz方波信号，驱动液晶显示器背面的公共电极；VREF+、VREF﹣为基准电压端；CREF、CREF﹣为基准电容端；COM为模拟信号公共端；INT为积分输出端，接积分电容；BUF为缓冲器输出端，接积分电阻；AZ为积分器和比较器的反向输入端，接自校零电容；TEST为数字逻辑地端，还可用来测试显示器的笔段。设计方案比较VDD、VEE为电源正、负极，单电源供电时通常接+9V。IN+、IN+为模拟信号输入端；OSC1〜OSC3为时钟振荡器的引出端，主振频率fosc由外接肉、C1（如图11.3.4所示）的值决定，即CC7106内部计数器的时钟脉冲频率fcp是fosc经4分频后得到的，由式（11.3.1）可得设CC7106一次A/D转换所需时钟脉冲的总数为N，则一次转换所需时间为设计方案比较双积分型A/D转换器MC14433与CC7106相比，MC14433釆用动态扫描显示，有多路调制的BCD码输出端和超量程信号输岀端，便于实现自动控制。MC14433只有24个引脚，其原理图及引脚图如图11.3.3所示。双积分型A/D转换器MC14433其中，VDD和VEE分别为正、负电源端；VAG为被测电压和基准电压的接地端；VSS为各输出信号的接地端；V1为被测电压输入端；VREF为外接基准电压输入端；Co1、Co2为外接失调补偿电容端；EOC为A/D转换结束信号输出端，每次A/D转换结束时，此端输出一个正脉冲；DU为转换结果的输出控制端，若DU与EOC相连，则每次A/D转换结果都被送入锁存器，再经多路选择开关输出，若将DU端接Vss，则可实现读数保持；Q3〜Q0为转换结果BCD码输出端，而输出的数据属于哪一位则由DSi〜DS4输出的位选通信号来控制，当某一位选通信号为高电平时，相应的位即被选通，此时该位的数据从Q3〜Q0输出；DS1〜DS4为位选通输出端，分别选通千位、百位、十位和个位；OR为超量程信号输出端，低电平表示被测电压超出当前量程；CP0、CP1为时钟外接元件端；R1、R1/C1、C1为外接积分元件端。双积分型A/D转换器MC14433对比以上两种电路，CC7106已集成了数字电压表的全部基本功能及译码、驱动功能，只需配上少数元件便可组成一个液晶显示的数字电压表；由于液晶显示耗电量低，所以作为便携式仪表具有使用寿命长的优点。而MC14433组装数字电压表还需配套设计译码、驱动等电路；由于需要双电源供电，因此使用单电源的情况下，需要增加电源变换电路，且电路耗电量大，不适用于便携式仪表设计。因此，本例选择CC7106来设计数字电压表。液晶显示数字电压表的电路设计该数字电压表的测量范围分为5档：200mV、2V、20V、200V、1000V，其中基本量程为200mV，测量速率为2.5次/秒，输入阻抗为R=10MQ3显示位数为3%位。1.基本电路结构液晶显示的3½位数字电压表电路如图11.3.4所示。其中，Ro、R1、R12与异或门、开关S2等组成的电路用来驱动和控制小数点

；R5〜R9组成的电阻衰减网络及开关S1实现量程的手动转换，各档量程分别为200mV、2V、20V、200V和1000V，其中200mV为基本量程，该表的输入阻抗，各档衰减后的电压Vx与输入电压Vi的关系为Vx=Vi(Rx/Ri)，式中的Rx为开关S1的动端对地电阻；电为限流电阻；熔断丝FU起过载保护作用；两只二极管D与电容C3起过压保护作用。液晶显示数字电压表的电路设计设CC7106一次A/D转换所需时钟脉冲总数N为4000，而一次转换所需时间T=1/2.5=0.4s，根据式(11.3.3)可得时钟脉冲频率而主振频率再由式(11.3.1)可计算出R、G的值。若取G=100pF，则R=0.45/(G/bsc)=112.50，取标称值为1200。积分元件R4、C5及自校零电容C4的取值分别为。R2和Rp组成基准电压的分压电路。其中，Rp一般釆用精密多圈电位器。改变Rp的值可以调节基准电压VREF的值。R3、C3为输入滤波电路。电源电压取+9V、C2取0.1μF。液晶显示数字电压表的电路设计液晶显示数字电压表的电路设计2.自动量程转换电路设计自动量程转换就是电压表能根据被测电压的大小，自动选择合适的量程，以得到最佳测量精度。（1）量程转换信号产生电路①升量程信号的获取。3%位数字电压表的最大显示值为1999，再增加一个字就产生溢出，只在千位上显示“1”，其余位全部消隐。由于液晶显示器只有在段输出信号为高电平时，相应的段才发光，所以通过分析7段显示器的字形结构可以发现，千位为1时，满足bc4=l，而百位消隐时，一定满足b3=g3=O。液晶显示数字电压表的电路设计②降量程信号的获取。CC7106是以静态方式驱动液晶显示器，无BCD码输出端，因此不能直接获得降量程信号，但可利用其他信号来获得。例如，当千位消隐，而百位为0时就需要降量程。当百位为0时，一定满足b3=f3=l，g3=0，千位消隐时，满足bc4=0。根据上述分析，得到升、降量程信号产生暨如图11.3.5所示。图中，升量程信号，当UR=1时，应升高量程

；降量程信号，当OR=1时，应降低量程

。UR和OR信号由各段输出信号与BP端信号异或后，通过组合逻辑电路得到。液晶显示数字电压表的电路设计（2）利用移位寄存器自动转换量程如图11.3.5所示的升量程信号UR和降量程信号OR分别送至双向移位寄存器CC40194的控制端S0和Si，控制CC40194实现右移（升量程）或左移（降量程）。移位寄存器的输出Q0〜Q3，经异或门CC4070译码后，得到量程控制信号A、B、C、D、E。量程控制信号用于控制量程转换电路，以转换量程开关位置和显示器上小数点位置。量程开关可釆用无触点模拟开关或继电器等。CC40194的时钟脉冲可由时基电路555产生，其振荡频率约为1Hz。液晶显示数字电压表的电路设计3.元器件选择数字电压表的显示屏应选用与CC7106配套的液晶屏，所有电阻均釆用1/8W金属膜电阻；R5〜R9应选用五色环精密电阻，其余电阻选用四色环电阻；S1〜S2为双刀五掷旋转开关，作量程选择之用，若釆用了自动量程转换电路则可釆用无触点模拟开关。所有电容可选用涤纶电容或瓷片电容。RP选用精密多圈电位器。液晶显示数字电压表的电路设计4.电路调试按图11.3.4所示安装好电路后，接入正、负电源，先调节电位器7?p使基本量程为200mV时的基准电压VREF=100mV，然后在电压表输入端七接入被测直流电压199.9mV或1.999V，这时在显示器上应分别显示199.9或1.999o调试时应注意小数点的定位开关S2与量程开关S1要分别对应。电路调试完成后，还应检查电压表的其他功能，其检查步骤如下：①零电压测量，将正输入端Vi+与负输入端Vi-短接，电压表读数应显示“0000”；②基准电压测量，将Vi+与VREF+短接，电压表读数应为100.0±1；③显示器各段全亮的测试，将TEST端（第37脚）与VDD短接，电压表读数应为“1888”；④负号与溢出功能检查，将Vi+与VEE短接，电压表应显示“-”号（千位g段亮）；当Vi超量程（即溢出）后，千位应显示“1”（千位b、c段亮），而百位、十位、个位均不亮。04射频监视切换器设计PARTFOUR射频监视切换器的设计要求在部分电视中继站中，由于经费有限，难以给每套节目配置一套监视设备，因此考虑用一套监视设备来轮流监视多套节目，则需要设计一台射频监视切换器。而本示例设计中要求能轮流监视6套节目，每套节目的监视时长为5秒钟左右，巡回时间为30秒。在必要时可选择固定监视某一套节目，并可随时返回到巡回方式。设计方案比较方案一：采用单片机控制。釆用单片机控制的射频监视切换器框图如图11.4.1所示，主要由单片机主机（CPU）和2×4键盘电路、输出驱动电路、射频开关电路、段驱动电路、位驱动电路、数码显示电路、时钟发生电路及电源电路等部分组成。系统工作时，在没有任何按键按动的情况下，由软件控制每隔一定时间（可由软件设定）循环选通6路射频开关，同时由数码显示电路显示相应的通道号，周而复始一直到有按键（1〜6）按下时，则固定选通某一路射频开关，同时由数码显示电路显示此时对应的通道号，直到按下复位按键为止，重新开始循环。设计方案比较设计方案比较方案二：釆用数字集成电路设计。釆用数字集成电路设计的射频监视切换器框图如图11-4.2所示，在巡回工作状态下，由脉冲信号发生器产生一个周期约5秒的时钟脉冲，送至计数分配电路，并由其输出端选通对应的射频开关电路。在需要固定监视某套节目时，由巡回/固定监视控制电路相应地选通开关选定该路，并令振荡电路停振，使计数分配电路得不到时钟脉冲，因此被选通节目保持不变。由于电视中继站电磁干扰较强，干扰脉冲往往会造成单片机程序“跑飞”，因此需要设置相应的保护电路；而数字集成电路的工作电压较高，抗干扰能力较强，所以此处采用方案二。设计方案比较1.5秒脉冲信号发生器5秒脉冲信号发生器由一块14位二进制计数器/振荡器集成电路CC4060为主构成，如图11.4.3所示。R1、R2、C1分别与CC4060的引脚11、10、9相连，组成自激振荡器，振荡周期T=2.2R2C1，振荡脉冲被送入14位二进制计数器，经213次分频（约5秒钟）后在Q14端（3脚）输出一高电平，经C3、R4微分电路后产生一个触发脉冲，送至计数分配电路CPE端。同时这一高电平经R3、C2积分电路延时后产生一个复位电平作用在R端（12脚），使计数电路复位，从而进入下一个5秒定时。单元电路设计单元电路设计2.巡回個定监视控制电路高长调：5级差以上的对比，令人感觉刺激、对比强烈，视觉感快速明了，反差大，形象清晰度高，有积极、活泼、刺激、明快的感觉。高中调：3〜5级差的对比，视觉感明快、活泼，中强度对比，效果明亮。高短调：3级差以内的对比，视觉感优雅，形象对比小，给人优雅、高贵、柔软、朦胧的感觉，在设计中常作为女性色彩。巡回/固定监视控制电路如图11.4.4所示，主要由两部分组成：一部分是由两个或非门G1、G2组成的多谐振荡器；另一部分是由两个或非门G3、G4组成的RS触发器。在接通电源的瞬间，电源通过电容C5在S端加上高电平，使RS触发器置位；同时，另一高电平加在多谐振荡器的控制端A，使多谐振荡器停振，且此时计数分配电路处在巡回监视状态。当需要固定监视某一回路时，只需按下该回路的按键开关（S2〜S7）。如果该回路目前未处在监视状态，则该回路输出端处于低电平，并通过相应开关加在G5的输入端B，使G5输出端为高电平，该高电平使RS触发器复位，Q输出高电平，并通过二极管D2加在5秒脉冲信号发生器的复位端，使5秒脉冲信号发生器被复位，并停止工作。单元电路设计由于RS触发器处于保持（Q输出高电平）状态，因此电路处于固定监视状态。当需要重新进入巡回监视状态时，可按下按键开关S1，使RS触发器被重新置位，二极管D2截止，5秒脉冲信号发生器的复位端重新变回低电平，并重新开始工作，电路重新恢复到巡回监视状态。单元电路设计3.计数分配及射频开关电路计数分配及射频开关电路如图11.4.5所示。6位计数分配电路由CC4017组成，将Q6（5脚）的输出接至复位端R（15脚），便构成六进制计数电路。若巡回/固定监视控制电路（如图11.4.4所示）中G1、G2组成的多谐振荡器停荡，其输出端为高电平，会使CC4017的CP端（14脚）为高电平；同时，5秒脉冲信号发生器（如图11.4.3所示）产生的5秒周期脉冲经C3、R4微分后送至CC4017的CPE端（13脚），使计数分配电路的Q0〜Q5。5按5秒的节拍依次输出高电平，使对应的射频开关电路接通，该路的射频信号经相应的继电器触点接入解调电路。电路以5秒为间隔轮流切换射频输入信号，此时即为巡回监视状态。单元电路设计高长调：5级差以上的对比，令人感觉刺激、对比强烈，视觉感快速明了，反差大，形象清晰度高，有积极、活泼、刺激、明快的感觉。高中调：3〜5级差的对比，视觉感明快、活泼，中强度对比，效果明亮。高短调：3级差以内的对比，视觉感优雅，形象对比小，给人优雅、高贵、柔软、朦胧的感觉，在