简单的FIFO仿真以及程序

-.z.写了一个简单的同步FIFO的源程序以及Testbench仿真程序。主要参考了特权同学*ilin*fifo的仿真。有图有真相，抛砖引玉。下面是程序：modulefifo(clk,rst,//fifo_wrdb,//dinfifo_rddb,//doutfifo_full,fifo_empty);inputclk;inputrst;//input[7:0]fifo_wrdb;outputfifo_full;outputfifo_empty;//regfifo_rdrdy;//fifo读数据有效信号output[7:0]fifo_rddb;//fifo读数据总线/*************************************************///wire[7:0]fifo_wrdb_r;//assignfifo_wrdb_r=fifo_wrdb;//定时产生32个FIFO数据写入和读出操作 reg[7:0]fifo_wrdb; //FIFO写入数据 regfifo_wren; //FIFO写使能信号 regfifo_rden; //FIFO读使能信号 reg[9:0]t;always(posedgeclkornegedgerst) if(!rst)t<=10'd0; elset<=t+1'b1;always(posedgeclkornegedgerst) if(!rst)begin fifo_wren<=1'b0; fifo_rden<=1'b0; fifo_wrdb<=8'd0; end elseif((t>10'd0)&&(t<10'd33))begin //连续32个FIFO数据写入 fifo_wren<=1'b1; fifo_rden<=1'b0; fifo_wrdb<=t[7:0]; end elseif((t>10'd100)&&(t<10'd133))begin //连续32个FIFO数据读出 fifo_wren<=1'b0; fifo_rden<=1'b1; fifo_wrdb<=8'd0; end elsebegin fifo_wren<=1'b0; fifo_rden<=1'b0; fifo_wrdb<=8'd0; end/**********************************************************/ //FIFO读数据有效标志位//always(posedgeclkornegedgerst)// if(rst)fifo_rdrdy<=1'b0;// elsefifo_rdrdy<=fifo_rden;/************************************************************/fifo_controller fifo_controller_ck( .clk(clk),//inputclk .rst(rst),//inputrst .din(fifo_wrdb),//input[7:0]din .wr_en(fifo_wren),//inputwr_en .rd_en(fifo_rden),//inputrd_en .dout(fifo_rddb),//output[7:0]dout .full(fifo_full),//outputfull .empty(fifo_empty)//outputempty );endmodule下面是仿真程序：modulefifo_te*t; //Inputs regclk; regrst; //Outputs wire[7:0]fifo_rddb; wirefifo_full; wirefifo_empty; //InstantiatetheUnitUnderTest(UUT) fifouut( .clk(clk), .rst(rst), .fifo_rddb(fifo_rddb), .fifo_full(fifo_full), .fifo_empty(fifo_empty) ); initialbegin //InitializeInputs clk=1'b0; rst=1'b0; //fifo_wrdb=1; //Wait100nsforglobalresettofinish *100; rst=1'b1