2023OSSP Riser Cable设计技术规范

OSSPRiserCable设计技术规范120232023II目录版权明 I编写组 II前言 III一、范围 1二、术语和定义 1（一）1（二）NIC 1（三）BIOS 2三、缩略语 2四、RiserCable结构计参考 3（一）RiserCable3（二）键件置束 3五、RiserCable电气性设计参考 4（一）电入子 4（二）板信端子 5（三）Risercable气特要求 6（四）Risercable械和靠要求 8六、RiserCable的原图设计参考 9（一）Risercable图参考 9（二）MCIO接针定义 12（三）PCIe宽别 16案1实说：BIOS通过BW_ID自配置 16案2实说明: 于PESTI方案 18（四）考理图BOM表 19七、RiserCable的PCB设计参考 20（一）Risercable叠设参考 20（二）Risercable的PCBA计考 21（三）Risercable构设图考 21八、总结 2220232023PAGEPAGE10OSSPRiserCable设计技术规范一、范围RisercablepinRisercable器的整机使用，满足最终用户的需求。规范不针对特定的厂家，满cableOSSP求，以此来减少服务器研发的碎片投入，提升服务器供应链整体的供应安全。本文件适用于但不限于向云计算服务商提供产品的高速cable供应商做设计参考。二、术语和定义下列术语和定义适用于本文件。（一）主板主板（Motherboard）又称主机板、系统板、母板等，是构成计算机的主电路板；一般把安装CPU的电路板称为主板。（二）NICNICNetworkInterfaceCardInternet或Intranet。（三）BIOSBIOS：BasicInputOutputSystem，即基本输入输出系统。一组固化到计算机内主板上一个ROM芯片上的程序，适配处理器及自主知识产权操作系统。三、缩略语BIOS基本输入输出系统BasicInputOutputSystemCPU中央处理器CentralProcessingUnitIL插入损耗InsertionlossNIC网卡NetworkInterfaceCardOSSP开放服务器标准项目OpenServerStandardProjectPNEXT近端串扰功率和PowersumNearendcrosstalkPFEXT远端串扰功率和PowersumFarendcrosstalkPCB印刷电路板PCIe外设部件互连PeripheralComponentInterconnectExpressRL回波损耗Returnloss四、Riserable（一）RiserCable尺寸本规范定义单个PCIex16SlotRiserCable（针2X8，BOM）项目尺寸标准PCBA宽度<=16.8mmPCBA长度<=147mm限高（Height）Top面全局限高推荐值：<=13mm（Cable正面出线高度不超过13mm）Bottom面全局限高推荐值：<=2mm（包含Cable出线以及打胶厚度）（二）关键器件位置约束PCBA关键器件位置部署约束参考示意如下：图1RiserCable尺寸PCBAPCIex16Slot164Pin1.0mmPitchPCBA2mm13mmCable端连接器至少包括两个x8MCIO14Pin12V连接器12V，PCBA12V3.3VRiserable（一）供电输入端子服务器主板通过4PinMicroFit3.0mmPitchCableRiser4Pin12VCable图24Pin电源端子示意电源端子针脚定义如下表：针脚#定义1GND2GND312V412VCablePCB212VPower/2GNDPCIe Slot需支持3.3V，在Cable PCB上入12V转3.3VVR电路。4Pin4.5A/Pin。注：GPU8PinPDB的PowerCableGPURiserCable.RiserCable12VPCIeSlot12VPowerPin。PowerCablepowerpower）厂商AMPHENOLPNG88MP041028CREU（二）主板端信号端子采用两个MCIOx8接口，2个x8连接器组成x16PCIe带宽，满足PCIeGen5速率要求CableMCIOMCIOMCIOx8）：厂商AMPHENOLPNG97V22312HR厂商LUSHAREPNPAS074-3511-000-0H厂商JONHONPNEC56-EC56-30厂商SignaleasyPNW73550742-AA01（三）Risercable的电气特性要求本节主要介绍Risercable在电气特性方面的约束要求。Risercable总插损（IL）约束要求：Connector1Connector2Length（m）Cable/m（16GHZ）震荡补偿（16GHZ）损耗要求（16GHZ）ConCon<0.5m5.40.6IL=1.2+1.2+Length*5.4+0.6ConCon》0.5m5.40.2IL=1.2+1.2+Length*5.4+0.2IL制。0.5mILspeclimitILmax（f）-0.172-SQRT(f)-0.0877*ffor 0.05GHz< f<=8GHz-0.288*f-1.4for8GHz<f<=16GHz8-0.875*ffor16GHz<f<=24GHz-0.172-for0.05GHz<f1.565*SQRT(f)-<=8GHz1.0mILspeclimitILmax（f）0.0877*f-0.375*f-2.3for8GHz<f<=16GHz-0.9625*f+7.09for16GHz<f<=24GHz16GSpec）当长度小于0.5m，需要满足16G频点Spec以及0.5m参考线；长度介于0.5m~1m，需满足16G频点Spec以及1m参考线；长度1m1mfollowIL电气特性兼容性支持PCIE5.0且支持平滑演进到PCIE6.0能力兼容性导通阻抗≤50mohmEIA364-23B绝缘阻抗≥1Mohm300VDC@10msEIA364-21耐压要求≥500VEIA364-20端子通流能力≥1.1A（25度）EIA364-70method2差分对内skew≤+/-5ps4GHZ to12GHZLanetolaneskew《100ps1.0m阻抗要求连接器85Ω+/-10，cable 85Ω+/-8Risetime15ps（20-80）延时《5.5ns1m情况下回损要求（RL）-15dBfor 0.05GHz< f<=2GHz长度不限0.833*(f/1GHz-20)dBfor 2GHz< f<=8GHz-10dBfor 8GHz< f<=16GHz-2dBfor 16GHz< f<=24GHz近端串扰PNEXT-45dBfor 0.05GHz< f<=8GHz长度不限(5/8*f/1GHz-50)dBfor 8GHz< f<=16GHz-40dBfor 16GHz< f<=24GHz远端串扰PFEXT-45dB0.05GHz长度不限(5/8*f/1GHz-45)dBfor 0.05GHz< f<=24GHz-30dB24GHz（四）Risercable的机械和可靠性要求本节主要介绍Risercable在机械和可靠性方面约束要求。备注机械特性cable外形要求支持圆形和扁平布线Cable的形态2X8接口连接器定位+防呆设计支持cable屏蔽支持接口连接器卡扣设计支持AWG≥30AWG满足损耗要求情况下，允许适当加大AWG线径cable防磨损支持摩擦距离≥1.0mm可靠性连接器带锁扣的保持力沿平行于插入的方向拉动大于50N60无松脱或损坏。板端防反插支持物理防反插线缆外壳保护线缆设计外套保护，避免线缆磨损如醋酸胶布，热缩套管等弯折要求支持弯折（弯折后阻抗波动《5）连接器四轴吊重规格40N（断），线缆硬度要匹配四轴吊重的承力规格，避免线缆理线后应力导致接触不良。无铅需求线缆和连接器需要满足无铅插拔次数不小于50次（拔插算一次）环境温度0-70度Riserable本章节主要定义RiserCable的端子定义以及部分信号在PCBARiser上的设计。（一）Risercable原理图参考如下图是Risercable的原理图设计详细设计：（二）MCIO连接器针脚定义如下表格定义x16PCIeSlotRiserCablePCBA,两个MCIOx8接口信号及其对应的PCBA板上相关互连信号定义。MCIO#1对应PCIe[0:7],MICO#2对应PCIe[8:15]。以下表格定义中，PCIe信号TX表示Host（主板）发送端，RX表示Host（主板）接收端。x8MCIO#1CONNPinoutPCIe[7:0]P3MCIO端子针脚针脚定义P1PCIeSlot端子针脚针脚定义A1GNDA15GNDA2RX0_DPA16PCIE_SLOT_RX0_DPA3RX0_DNA17PCIE_SLOT_RX0_DNA4GNDA18/A20GNDA5RX1_DPA21PCIE_SLOT_RX1_DPA6RX1_DNA22PCIE_SLOT_RX1_DNA7GNDA23GNDA8P3V3_AUXB10P3V3_AUXA9PWRBRK_C1B30PWRBRK#(可选)A10GNDA12GNDA11PCIE_CLK_100M_C2_DPA13PCIE_SLOT_CLK_100M_DPA12PCIE_CLK_100M_C2_DNA14PCIE_SLOT_CLK_100M_DNA13GNDA24GNDA14RX2_DPA25PCIE_SLOT_RX2_DPA15RX2_DNA26PCIE_SLOT_RX2_DNA16GNDA27/28GNDA17RX3_DPA29PCIE_SLOT_RX3_DPA18RX3_DNA30PCIE_SLOT_RX3_DNA19GNDA31/A34GNDA20RX4_DPA35PCIE_SLOT_RX4_DPA21RX4_DNA36PCIE_SLOT_RX4_DNA22GNDA37/A38GNDA23RX5_DPA39PCIE_SLOT_RX5_DPA24RX5_DNA40PCIE_SLOT_RX5_DNA25GNDA41GNDA26FLEXIO_0_DP_BWID_2_C1#1PADPCBA预留下拉电阻，默认不上件。（x16带宽,MCIO1BWID2=1,默认主板上拉）A27FLEXIO_0_DN_PRSNT_1_N_C1（cable在位）B48PCBA100ohm电阻下拉。同步预留0ohm电阻连接到PCIeSlotPinB48A28GND/A29PCIE_CLK_100M_C1_DP//A30PCIE_CLK_100M_C1_DN//A31GNDA42GNDA32RX6_DPA43PCIE_SLOT_RX6_DPA33RX6_DNA44PCIE_SLOT_RX6_DNA34GNDA45/A45GNDA35RX7_DPA47PCIE_SLOT_RX7_DPA36RX7_DNA48PCIE_SLOT_RX7_DNA37GNDA49GNDB1GNDB13GNDB2TX0_DPB14PCIE_SLOT_TX0_DPB3TX0_DNB15PCIE_SLOT_TX0_DNB4GNDB16/B18GNDB5TX1_DPB19PCIE_SLOT_TX1_DPB6TX1_DNB20PCIE_SLOT_TX1_DNB7GNDB21GNDB8BMC_I2C_SCL_C2B5PCIE_SLOT_SCLB9BMC_I2C_SDA_C2B6PCIE_SLOT_SDAB10GNDPADGND/B11RST_PCIE_C1_PERST_NA11PE_RESET1_NB12PESTI_PRSNT_C1_N#2PADPRSNT_PESTI_0（RiserPCBA下拉）B13GNDB22GNDB14TX2_DPB23PCIE_SLOT_TX2_DPB15TX2_DNB24PCIE_SLOT_TX2_DNB16GNDB25/B26GNDB17TX3_DPB27PCIE_SLOT_TX3_DPB18TX3_DNB28PCIE_SLOT_TX3_DNB19GNDB29/B32GNDB20TX4_DPB33PCIE_SLOT_TX4_DPB21TX4_DNB34PCIE_SLOT_TX4_DNB22GNDB35/B36GNDB23TX5_DPB37PCIE_SLOT_TX5_DPB24TX5_DNB38PCIE_SLOT_TX5_DNB25GNDB39GNDB26FLEXIO_2_DP_BWID_1_C1PADPCBA预留下拉电阻，默认不上件。（x16带宽,MCIO1BWID1=1,主板上拉）B27FLEXIO_2_DN_BWID_0_C1PADPCBA预留下拉电阻，默认不上件。（x16带宽,MCIO1BWID0=1,主板上拉）B28GNDPADGNDB29BMC_I2C_SCL_C1PADFRU_SCL，RiserPCBAEEPROMB30BMC_I2C_SDA_C1PADFRU_SDA，RiserPCBAEEPROMB31GNDB40GNDB32TX6_DPB41PCIE_SLOT_TX6_DPB33TX6_DNB42PCIE_SLOT_TX6_DNB34GNDB43/B44GNDB35TX7_DPB45PCIE_SLOT_TX7_DPB36TX7_DNB46PCIE_SLOT_TX7_DNB37GNDB47GND图3 -CableMCIO#1针脚定义x8MCIO#2CONNPinoutPCIe[15:8]P2MCIO针脚定义P1PCIeSlot端子针脚针脚定义A1GNDA51GNDA2RX8_DPA52PCIE_SLOT_RX8_DPA3RX8_DNA53PCIE_SLOT_RX8_DNA4GNDA54/A55GNDA5RX9_DPA56PCIE_SLOT_RX9_DPA6RX9_DNA57PCIE_SLOT_RX9_DNA7GNDA58GNDA8P3V3_AUXB10P3V3_AUXA9PWRBRK_C2//A10GND//A11PCIE_CLK_100M_C4_DP//A12PCIE_CLK_100M_C4_DN/A13GNDA59GNDA14RX10_DPA60PCIE_SLOT_RX10_DPA15RX10_DNA61PCIE_SLOT_RX10_DNA16GNDA62/63GNDA17RX11_DPA64PCIE_SLOT_RX11_DPA18RX11_DNA65PCIE_SLOT_RX11_DNA19GNDA66/A67GNDA20RX12_DPA68PCIE_SLOT_RX12_DPA21RX12_DNA69PCIE_SLOT_RX12_DNA22GNDA70/A71GNDA23RX13_DPA72PCIE_SLOT_RX13_DPA24RX13_DNA73PCIE_SLOT_RX13_DNA25GNDA74GNDA26FLEXIO_0_DP_BWID_2_C2#1PADPCBA1K电阻下拉。（x16带宽,MCIO2BWID2=0,主板上拉）A27FLEXIO_0_DN_PRSNT_1_N_C2（cable在位）B81PCBA100ohm电阻下拉。同步预留0ohm电阻连接SlotPinB81A28GND//A29PCIE_CLK_100M_C3_DP//A30PCIE_CLK_100M_C3_DN//A31GNDA75GNDA32RX14_DPA76PCIE_SLOT_RX14_DPA33RX14_DNA77PCIE_SLOT_RX14_DNA34GNDA78/A79GNDA35RX15_DPA80PCIE_SLOT_RX15_DPA36RX15_DNA81PCIE_SLOT_RX15_DNA37GNDA82GNDB1GNDB49GNDB2TX8_DPB50PCIE_SLOT_TX8_DPB3TX8_DNB51PCIE_SLOT_TX8_DNB4GNDB52/B53GNDB5TX9_DPB54PCIE_SLOT_TX9_DPB6TX9_DNB55PCIE_SLOT_TX9_DNB7GNDB56GNDB8BMC_I2C_SCL_C4//B9BMC_I2C_SDA_C4//B10GND//B11RST_PCIE_C2_PERST_N//B12PESTI_PRSNT_C2_N#2PADPRSNT_PESTI_1（PCBA下拉）B13GNDB57GNDB14TX10_DPB58PCIE_SLOT_TX10_DPB15TX10_DNB59PCIE_SLOT_TX10_DNB16GNDB60/B61GNDB17TX11_DPB62PCIE_SLOT_TX11_DPB18TX11_DNB63PCIE_SLOT_TX11_DNB19GNDB64/B65GNDB20TX12_DPB66PCIE_SLOT_TX12_DPB21TX12_DNB67PCIE_SLOT_TX12_DNB22GNDB68/B69GNDB23TX13_DPB70PCIE_SLOT_TX13_DPB24TX13_DNB71PCIE_SLOT_TX13_DNB25GNDB72GNDB26FLEXIO_2_DP_BWID_1_C2#1/预留下拉电阻，默认不上件。（x16带宽,MCIO2BWID1=1,主板上拉）B27FLEXIO_2_DN_BWID_0_C2#1/1K电阻下拉（x16带宽,MCIO2BWID0=0,主板上拉）B28GND//B29BMC_I2C_SCL_C3//B30BMC_I2C_SDA_C3//B31GNDB73GNDB32TX14_DPB74PCIE_SLOT_TX14_DPB33TX14_DNB75PCIE_SLOT_TX14_DNB34GNDB76/B77GNDB35TX15_DPB78PCIE_SLOT_TX15_DPB36TX15_DNB79PCIE_SLOT_TX15_DNB37GNDB80GND图4 -CableMCIO#2针脚定义1MCIO3BWID（BandwidthID）,由于识别PCIePCIex16ID⚫ MCIO#2PCIE[15:8]:BW_ID[2:0]=010⚫ MCIO#1PCIE[7:0]：BW_ID[2:0]=1112RiserCable上，PESTI_PRSNT_C*_N”pin信号使用的同时，可作为一种备选方案作为PRSNT#使用，注A27PinMCIO连接器信号说明序号信号名称信号功能描述1FLEXIO_*_DN_BWID_*_C*FLEXIO_*_DP_BWID_*_C*每个MCIO3带宽ID.2FLEXIO_0_DN_PRSNT_1_N_C*识别MCIO是否外接设备或板卡，同样可作为MCIOcable在位识别。3BMC_I2C_SCL/SDA_C*BMCI2C1时，优先使用B8&B9PinI2C。4PCIE_CLK_100M_DP/DNPCIEClock信号。X16Riser仅使用1组CLK，优先使用MCIO[7:0]PinA11&A125TX*_DP/DNRX*_DP/DNPCIe数据线，TX/RX为CPU方向定义。6P3V3_AUX3.3VSTBYpower，Host输出到RiserCable7GND数字地8PESTI_PRSNT_C*_N用于RiserCable带宽识别，参考6.2章节定义。（三）PCIe带宽识别本文档供两案做PCIe资源分：Riser Cable计上时预留种方。1BIOSBW_ID主板每个MCIO3IDbit1BitPresent，主板上CPLDIOExpanderMCIOIDBMC/BIOSI2CCPLDIOExpanderBW_ID带宽识别真值表如下：PCIe[5:8]PCIe[:0]PCIeBandWidthPCIeBandWidthIDCablepresentPCIeBandWidthIDCablepresentA26(bit2)B29(bit1)B30(bit0)A27A26(bit2)B29(bit1)B30(bit0)A2701001110x1601100110x8x801100010x8x4x400100110x4x4x800100010x4x4x4x400101111x4x4xNull11110010xNullx4x401101111x8xNull11110110xNullx810001000x2x2x2x2x2x2x2x210001111x2x2x2x2xNull11111000xNullx2x2x2x201101000x8x2x2x2x210000110x2x2x2x2x800101000x4x4x2x2x2x210000010x2x2x2x2x4x411111111xNullxNull单SlotRiserCable支持x16PCBA上BandwidthID据下拉电阻来设定。主板上采用弱上拉。ID=0，1K电阻下拉到GND。ID=1，RiserPCBA上悬空。方案2实现说明: 基于PESTI方案Riser卡应用实例说明（基于PESTI）：PESTI_PRSNT_C*_N” pinRiserx8Riser2Kohm;x16riser使用4Kohm.CPLDPCIe[7:0PCIe[15:8]MCIOB12PinPESTI_PRSNT_C*_N”GPIOCPLD侦测数据串从PCIe[7:0]对应MCIOB12PinPESTI_PRSNT_C*_N”所对应的GPIOPCIe[15:8]MCIOB12PinGPIO当接收到的数据串与发送一致时，对应Riser带宽需求为x16,否则为x8.（四）参考原理图BOM表序号描述物料数量位号1IC,EEPROM,I2C,64KBIT,1.7-5.5V,8P,SMTGT24C64A-2GLI-TR1U12IC,BUFFER,SN74LVC1G17DCKR,SOT(SC-70)-DCK,5PSN7