电工学简明教程 第 14 章 触发器和时序逻辑电路课件

第14章触发器和时序逻辑电路电工学简明教程第14章触发器和时序逻辑电路第14章触发器和时序逻辑电路数字电路按照功能的不同分为两类：组合逻辑电路；时序逻辑电路。

时序逻辑电路的特点：它的输出状态不仅决定于当时的输入状态，而且还与电路的原来状态有关，也就是时序逻辑电路具有记忆功能。

组合逻辑电路的特点：只由逻辑门电路组成，它的输出变量状态完全由当时的输入变量的组合状态来决定，而与电路的原来状态无关，它不具有记忆功能。触发器是时序逻辑电路的基本单元。电工学简明教程第14章触发器和时序逻辑电路第14章触发器和时序逻辑电路14.1双稳态触发器14.2寄存器14.3计数器14.4由555计时器组成的单稳态触发器和无稳态触发器*14.5举例应用电工学简明教程第14章触发器和时序逻辑电路14.1双稳态触发器其有两个稳定的工作状态分类:1．按逻辑功能2．按其结构RS

触发器、JK

触发器、D触发器主从型触发器、维持阻塞型触发器特点：具有记忆功能电工学简明教程第14章触发器和时序逻辑电路14.1.1

RS触发器1．基本RS

触发器Q&&逻辑图G1G2SRQ图形符号

基本RS

触发器由两个与非门交叉连接而成，使其具有记忆功能。它有两个输出端Q

和，两者的逻辑状态应相反。有两个稳定状态：(1)Q=0，Q=1，称为复位状态(0

态)；(2)Q=1，Q=0，称为置位状态(1

态)。电工学简明教程第14章触发器和时序逻辑电路有两个直接输入端RDSD平时固定接高电位，处于1

态。加负脉冲后，触发器的状态发生翻转。SD直接置位端(也称置

1

端)RD直接复位端(也称置

0

端)加触发负脉冲时Q

端的波形图为了分析方便，设：Qn

为原来的状态，称为原态；Qn+1

为加触发信号后的状态，称为新态或次态。Q&&逻辑图G1G2电工学简明教程第14章触发器和时序逻辑电路Q&&逻辑图G1G2由逻辑图可求出基本RS

触发器的逻辑式也可简记为以下分四种情况分析其状态转换和逻辑功能。电工学简明教程第14章触发器和时序逻辑电路当端加负脉冲时，不论触发器的初始状态是1

态，还是0

态，均有即将触发器置0或保持0态。当负脉冲除去后触发器的状态保持不变，实现记忆功能。

即置0

端有信号状态转换过程图解Q&&逻辑图G1G2电工学简明教程第14章触发器和时序逻辑电路即置1

端有信号即将触发器置1或保持1态。当负脉冲除去后触发器的状态保持不变，实现记忆功能。

当端加负脉冲时，不论触发器的初始状态是1

态，还是0态，均有状态转换过程图解G1G2Q&&逻辑图电工学简明教程第14章触发器和时序逻辑电路这种情况，即将触发器保持原状态不变。

这种输入状态下，当负脉冲除去后，将由各种偶然因素决定触发器的最终状态，因而禁止出现。基本RS

触发器的逻辑状态表

Q

0

1

01

0

1

1

1

不变

0

0

禁用电工学简明教程第14章触发器和时序逻辑电路2．可控RS

触发器SRQ图形符号S1SR1RC1CP&&Q&&RSCP逻辑电路增加了G3

和G4

组成的导引电路，时钟脉冲CP

是一种控制命令，通过导引电路实现对输入端R和S

的控制，即当CP=0

时，不论R

和S

端的电平如何变化，G3

门和G4

门的输出均为1，基本触发器保持原状态不变。

S

是置1

信号输入端，高电平有效R

是置0

信号输入端，高电平有效增加了时钟脉冲输入端CPG1G2G4G3电工学简明教程第14章触发器和时序逻辑电路只有当时钟脉冲来到后，即CP=1

时，触发器才按R

、S

端的输入状态来决定其输出状态。

和

是直接置0和直接置1端，就是不经过时钟脉冲的控制可以对基本触发器置0或置1，一般用于强迫置位。在工作过程中它们处于1态。可控RS触发器的逻辑式&&Q&&RSCP逻辑电路G1G2G3G4电工学简明教程第14章触发器和时序逻辑电路

可分四种情况分析

CP=1

时触发器的状态转换和逻辑功能，见下表。可控RS

触发器的逻辑状态表

Qn+10

0

Qn0

1

11

0

01

1

不定RS可见当输入信号R

和S的状态相反时，时钟脉冲来到后，输出Q

端的状态总是与S

端相同。&&Q&&RSCP逻辑电路G1G2G3G4电工学简明教程第14章触发器和时序逻辑电路CPRS可控RS

触发器的工作波形图(初态Q=0)Q不定因为RS触发器的输入信号组合存在着禁用组合，所以为了克服这种现象引出了JK触发器、D触发器。电工学简明教程第14章触发器和时序逻辑电路14.1.2JK触发器

主触发器的输出端

Q与从触发器的S端相连，端与从触发器的

R端相连。非门的作用是使两个触发器的时钟脉冲信号反相。它由两个可控RS

触发器串联组成，分别称为主触发器和从触发器。J

和

K是信号输入端，它们分别与和Q

构成与逻辑关系，成为主触发器的S

端和R

端，即SRQ图形符号J1JK1KC1CPQ＇JKCPQSRCP主触发器从触发器1SR逻辑电路电工学简明教程第14章触发器和时序逻辑电路逻辑功能分析(1)

J=1，K=1设时钟脉冲来到之前(CP=0)触发器的初始状态为0。这时主触发器的

当时钟脉冲来到后(CP=1)，

Q

端由0

1，使从触发器的S=1，R=0，当CP

从1

下跳为0

时，非门输出为1，从触发器也翻转为1

态，从触发器与主触发器的状态是一致的。反之，设触发器的初始状态为1，同样可分析出，主、从触发器都翻转为0。Q＇JKCPQSRCP主触发器从触发器1SR逻辑电路电工学简明教程第14章触发器和时序逻辑电路JK触发器计数波形图CPQ

JK触发器在J=1，K=1的情况下，来一个时钟脉冲，它就翻转一次，即

Qn+1=

，此时触发器具有计数功能。

Qn电工学简明教程第14章触发器和时序逻辑电路Q＇JKCPQSRCP主触发器从触发器1SR逻辑电路

设触发器的初始状态为

0。当CP

=

1

时，由于主触发器的S=0，R=0，Q

端的状态仍为

0，保持不变。当CP

下跳时，由于从触发器的S=0，R=0，也保持

0

态不变。

(2)J=0，K=0如果初始状态为1，同样可分析出，一个时钟脉冲来到后，将保持1

态不变。即电工学简明教程第14章触发器和时序逻辑电路Q＇JKCPQSRCP主触发器从触发器1SR逻辑电路(3)J=1，K=0可分析出不管触发器原来处于什么状态，一个时钟脉冲来到后，输出一定是1

态。(4)J=0，K=1

可分析出不管触发器原来处于什么状态，一个时钟脉冲来到后，输出一定是

0

态。

电工学简明教程第14章触发器和时序逻辑电路主从型触发器具有在CP从1

下跳为0

时翻转的特点，也就是具有在时钟脉冲下降沿触发的特点。主从型JK

触发器的逻辑状态表

Qn+10

0

Qn0

1

01

0

11

1JKQnJK触发器波形图电工学简明教程第14章触发器和时序逻辑电路14.1.3D触发器

总之，输出端Q的状态和该脉冲来到之前输入端D的状态一致。即SRQJ1JK1KC1CP1D逻辑图

可以将JK触发器转换为D触发器，如右图所示。当D=1，即J=1，K=0

时，在CP的下降沿触发器翻转为(或保持)1态；

当D=0，即J=0，K=1

时，在CP的下降沿触发器翻转为(或保持)0

态。——数据触发器电工学简明教程第14章触发器和时序逻辑电路逻辑符号SRQD1DC1CPD触发器的逻辑状态表DnQn+10011国内生产的D触发器主要是维持阻塞型，是在时钟脉冲的上升沿触发翻转，图形符号如下上升沿D触发器逻辑符号SRQD1DC1CPD触发器上升沿波形图电工学简明教程第14章触发器和时序逻辑电路Q1DC1CPD

触发器转换为T

触发器也可将D

触发器转换为T

触发器，如下图所示。它的逻辑功能是每来一个时钟脉冲，翻转一次，即，具有计数功能。电工学简明教程第14章触发器和时序逻辑电路14.2寄存器寄存器用来暂时存放参与运算的数据和运算结果。14.2.1

数码寄存器下图是由可控RS触发器(上升沿触发)组成的4位数码寄存器，这是并行输入/并行输入的寄存器。工作之初要先清零。4位数码寄存器电工学简明教程第14章触发器和时序逻辑电路14.2.2移位寄存器移位寄存器不仅有存放数码而且有移位的功能。所谓移位，就是每当来一个移位正脉冲，触发器的状态便向右或向左移1位。移位脉冲CPQJKQ0QJKQ1QKQ3QJKQ21清零D数码输入上图是由JK触发器组成的4位移位寄存器。FF0

接成D触发器，数码由D端输入。设寄存的二进制数为1011，按移位脉冲(即时钟脉冲)从高位到低位依此串行送到D端。经过四个时钟脉冲，数码依次存入各触发器。

FF3

FF2

FF1

FF0电工学简明教程第14章触发器和时序逻辑电路移位脉冲数寄存器中的数码移位过程

Q3Q2Q1Q001234

0

0

0

0

0

0

0

1

0

0

1

0

0

1

0

1

1

0

1

1

清零左移1位左移2位左移3位左移4位Q0Q1Q2Q3QJKQJKQKQJK1清零D数码输入移位寄存器状态表

FF3

FF2

FF1

FF0电工学简明教程第14章触发器和时序逻辑电路14.3计数器

计数器能累计输入脉冲的数目，可以进行加法、减法或两者兼有的计数。

可分为二进制计数器、十进制计数器及任意进制计数器。

电工学简明教程第14章触发器和时序逻辑电路14.3.1

二进制计数器4位二进制加法计数器的状态表计数脉冲数二进制数十进制数Q3Q2Q1Q0012345678

0

0

0

0

0

0

0

1

0

0

1

0

0

0

1

1

0

1

0

0

0

1

0

1

0

1

1

0

0

1

1

1

1

0

0

0012345678计数脉冲数二进制数十进制数Q3Q2Q1Q09101112131415

1

0

0

1

1

0

1

0

1

0

1

1

1

1

0

0

1

1

0

1

1

1

1

0

1

1

1

1

910111213141516

0

0

0

0

0电工学简明教程第14章触发器和时序逻辑电路1．异步二进制加法计数器由二进制加法计数器的状态表可见：(1)

每来一个时钟脉冲，最低位触发器翻转一次；(2)高位触发器在相邻的低位触发器从1

变为0

进位时翻转。可用4个主从型JK触发器来组成异步4位二进制加法计数器。由于计数脉冲不是同时加到各触发器，它们状态的变换有先有后，因而是异步计数器。Q3Q2Q0Q1QJKFF3QJKFF2CPCPQJKFF1CPQJKFF0清零CP计数脉冲电工学简明教程第14章触发器和时序逻辑电路二进制加法计数器的工作波形图(以3位为例)Q0Q1Q2CP12345678Q3Q2Q0Q1QJKFF3QJKFF2CPCPQJKFF1CPQJKFF0清零CP计数脉冲电工学简明教程第14章触发器和时序逻辑电路

计数脉冲数

二进制数Q3

Q2

Q1

Q0012345678

0

0

0

0

0

0

0

1

0

0

1

0

0

0

1

1

0

1

0

0

0

1

0

1

0

1

1

0

0

1

1

1

1

0

0

0

计数脉冲数

二进制数Q3

Q2

Q1

Q091011121314151

0

0

1

1

0

1

01

0

1

11

1

0

01

1

0

11

1

1

01

1

1

116

0

0

0

0

2．同步二进制加法计数器电工学简明教程第14章触发器和时序逻辑电路2．同步二进制加法计数器如果计数器仍由四个主从型JK

触发器组成，由二进制加法计数器的状态表可得出各位触发器J、K

端的逻辑关系式：

(1)第一位触发器FF0

，每来一个时钟脉冲就翻转一次，故J0=K0=1；

(2)第二位触发器FF1

，在Q0=1

时再来一个时钟脉冲才翻转，故

J1=K1=Q0；

(3)第三位触发器FF2

，在Q1=Q0=1时再来一个时钟脉冲才

翻转，故J2

=K2=Q1

Q0；

(4)第四位触发器

FF3

，在Q2=Q1=Q0=1时再来一个时钟脉冲才翻转，故J3=K3=Q2

Q1

Q0。由上述逻辑关系可得出同步二进制加法计数器的逻辑图。电工学简明教程第14章触发器和时序逻辑电路由主从型JK触发器组成的同步4位二进制加法计数器QQQQQ3Q2Q0Q1CP1J1K

FF3

FF2

FF1

FF0C11J1KC11J1KC11J1KC1电工学简明教程第14章触发器和时序逻辑电路14.3.2

十进制计数器8421码十进制加法计数器的状态表计数脉冲数

二进制数十进制数Q3Q2Q1Q00123456789100

0

0

0

0

0

0

10

0

1

00

0

1

10

1

0

00

1

0

10

1

1

00

1

1

11

0

0

01

0

0

10

0

0

00123456789进位1．同步十进制加法计数器

与二进制加法计数器比较，来第十个脉冲不是由

1001

变为

1010，而是恢复

0000。如果仍由四个主从型JK触发器组成。J、K端的逻辑关系式应作如下修改：

(1)第一位触发器FF0

，每来一个时钟脉冲就翻转一次，故J0=1，K0=1

；电工学简明教程第14章触发器和时序逻辑电路

(2)第二位触发器FF1

，在Q0=1

时再来一个时钟脉冲才翻转，但在Q3=1

时不得翻转，故，K1=Q0

；计数脉冲数

二进制数十进制数Q3Q2Q1Q00123456789100

0

0

0

0

0

0

10

0

1

00

0

1

10

1

0

00

1

0

10

1

1

00

1

1

11

0

0

01

0

0

10

0

0

00123456789进位

(3)第三位触发器FF2

，在Q1=Q0=1

时再来一个时钟脉冲翻转，故

J2=Q1

Q0，K2=Q1

Q0

；

(4)第四位触发器FF3，在

Q2=Q1=Q0=1

时再来一个时钟脉冲才翻转，当来第十个脉冲时应由

1

翻转为

0，故

J3=Q2

Q1

Q0

，K3=Q0

。电工学简明教程第14章触发器和时序逻辑电路由上述逻辑关系可得出同步十进制加法计数器的逻辑图。由主从型JK

触发器组成的同步十进制加法计数器计数脉冲QQQQQ3Q2Q0Q1CP清零

FF3

FF2

FF1

FF01J1KC11J1KC11J1KC11J1KC1电工学简明教程第14章触发器和时序逻辑电路十进制加法计数器的工作波形图CP12345678910Q0Q1Q2Q3电工学简明教程第14章触发器和时序逻辑电路2．二–五–十进制计数器下面给出CT74LS290

型二–五–十进制计数器的逻辑图、外引线排列图和功能表。它有两个时钟脉冲输入端，输入计数脉冲

CP0

和CP1

。

R0(1)和R0(2)是清零输入端；

S9(1)和S9(2)是置“9”输入端。电工学简明教程第14章触发器和时序逻辑电路CT74LS290型计数器的逻辑图

当R0(1)和R0(2)

端全为1时，将四个触发器清零；当S9(1)和S9(2)

端全为1

时，Q3

Q2

Q1

Q0=1001，即表示十进制数9。QFF3QFF2QFF1QFF0Q3Q2Q0Q1CP0JKJKJKJKCP1&&R0(1)R0(2)S9(1)S9(2)

电工学简明教程第14章触发器和时序逻辑电路CT74LS290型计数器的功能表

R0(1)

R0(2)S9(1)

S9(2)Q3

Q2

Q1

Q01

10

00

0

0

0

1

11

0

0

1

00

0

0

0

0

0

0

计数计数计数计数电工学简明教程第14章触发器和时序逻辑电路使用说明(1)

只输入计数脉冲CP0，由Q0

输出，为二进制计数器。

(2)只输入计数脉冲CP1，由Q3

、Q2

、Q1

输出，为五进制计数器。(3)将Q0

端与CP1

端连接，即构成8421

码十进制计数器。利用其清零端进行反馈置0，可得出小于原进制的多种进制的计数器。电工学简明教程第14章触发器和时序逻辑电路CT74LS290型计数器外引线排列图1234567141312111098CT74LS290UCC

R0(1)R0(2)CP1CP0Q0Q3Q2Q1S9(1)S9(2)GND电工学简明教程第14章触发器和时序逻辑电路它从0000

开始计数，来五个计数脉冲后，变为0101，当第六个脉冲来得到后，出现0110，Q3Q2Q1Q0S9(1)S9(2)

R0(1)R0(2)

C0

C1CP0六进制计数器下图为六进制计数器的连接方法：由于Q2

和Q1

端分别接到R0(2)

和R0(1)

清零端，强迫清零，0110

这一状态转瞬即逝，显示不出，立即回到0000。电工学简明教程第14章触发器和时序逻辑电路Q3Q2Q1Q0S9(1)S9(2)

R0(1)R0(2)

C0

C1

CP0九进制计数器

[例1]

数字钟表中的分、秒计数器都是六十进制，试用两片CT74LS290型二–五–十进制计数器连成六十进制电路。下图为九进制的连接方法电工学简明教程第14章触发器和时序逻辑电路

[解]

六十进制计数器由两位组成，个位(1)为十进制，十位(2)为六进制。个位的最高位Q3

连到十位的CP0

，个位十进制计数器经过十个脉冲循环一次，每当第十个脉冲来到后Q3

由1

变为0，相当于一个下降沿，使10位六进制计数器计数。经过六十个脉冲，个位和十位计数器都恢复为0000。Q3Q2Q1Q0S9(1)S9(2)

R0(1)R0(2)

C0

C1Q3Q2Q1Q0S9(1)S9(2)

R0(1)R0(2)

C0

C1CP0个位(1)十位(2)电工学简明教程第14章触发器和时序逻辑电路14.4由555计时器组成的单稳态

触发器和无稳态触发器14.4.1

555定时器以CB555

为例进行分析，下面给出电路和外引线排列图。+_

+_

Q5k

5k

5k

8+UCC452713C1C26T++电路图

CB555定时器含有两个电压比较器C1

和C2、一个基本RS

触发器、一个放电晶体管T

以及由三个5k

的电阻组成的分压器。电工学简明教程第14章触发器和时序逻辑电路12348765CB555外引线排列图各外引线的功能：

1为接“地”端。

2为低电平触发端。当2端的输入电压高于时，

C2

的输出为1；当输入电压低于时，C2

的输出为0，使基本RS

触发器置1。

3为输出端。输出电流可达200mA，由此可直接驱动继电器、发光二极管、扬声器、指示灯等。输出高电压约低于电源电压UCC1~3V。电工学简明教程第14章触发器和时序逻辑电路

4为复位端，由此输入负脉冲(或使其电位低于0.7V)可使触发器直接复位(置0)。

5是电压控制端，在此端可外加一电压以改变比较器的参考电压。不用时，经0.01F

的电容接“地”，以防止干扰的引入。

6为高电平触发端。当6端的输入电压低于时，C1

的输出为1；当输入电压高于时，C1

的输出为0，使基本RS

触发器置0。

7为放电端，当触发器的端为1

时，放电晶体管T

导通，外接电容元件通过T

放电。8为电源端，外加电压范围为5~18V。电工学简明教程第14章触发器和时序逻辑电路14.4.2

由555定时器组成的单稳态触发器触发脉冲由2端输入1单稳态触发器电路图0.01F+UCCRCuC+_

+_

Q5K

5K

5K

8+UCC45273C1C26T+++UCCuOuiRC为外接元件6端7端连在一起接C5端接一小电容防干扰电工学简明教程第14章触发器和时序逻辑电路uORC+UCCuI12376584555接线图工作原理如下：

1．稳定状态(0~t1)在t1

以前，触发脉冲尚未输入，

uI

为1，其值于，比较器C2

的输出为1。若触发器的原状态，则晶体管T

饱和导通，uC

0.3V，故C1

的输出也为1，触发器的状态保持不变。电工学简明教程第14章触发器和时序逻辑电路uORC+UCCuI12376584555接线图

1．稳定状态(0~t1)

若

，则T截止，+UCC通过R

对

C

充电

，

当uC

上升略高于

时，比较器C1的输出为0，使触发器翻转为

。结论：在稳定状态时，Q=0，即输出电压uO

为0，见波形图。电工学简明教程第14章触发器和时序逻辑电路tOt2t1tuCOt1t3tuOOtp2．暂稳态(t1~t2)波形图uI

在t1时刻，输入触发负脉冲，其幅度低于

，故C2的输出为0，将触发器置1，uO

由0变为1，电路进入暂稳态。这时因，放电管T

截止，电源又对C充电，当uC

上升略高于时(在t3

时刻)，C1

的输出为0，从而使触发器自动翻转到

Q=0

的稳定状态。此后电容C

迅速放电。

电工学简明教程第14章触发器和时序逻辑电路uItOt2t1tuCOt1t3tuOOtP

输出uO

为矩形脉冲，其宽度为(暂稳态持续时间

tp)tp=RCln3=1.1RC单稳态触发器常用于脉冲整形和定时控制等方面。电工学简明教程第14章触发器和时序逻辑电路多谐振荡器也称无稳态触发器，它没有稳定状态，同时毋须外加触发脉冲，就能输出一定频率的矩形脉冲(自激振荡)。14.4.3

由555定时器组成的多谐振荡器+_

+_

Q5k

5k

5k

8+UCC452713C1C26T++多谐振荡器电路图+UCCCuCR1R2+UCCuO电工学简明教程第14章触发器和时序逻辑电路+_

+_

Q5k

5k

5k

8+UCC452713C1C26T++多谐振荡器电路图+UCCCuCR1R2+UCCuO下图是由CB555定时器组成的多谐振荡器。R1、R2

和C是外接元件。接通电源UCC后，它经R1

和R2对电容

C

充电当uC上升略高于比较器C1

的输出为0，将触发器置0，则

uO为0

电工学简明教程第14章触发器和时序逻辑电路555接线图uCR1C+UCC12376584R2多谐振荡器接线图uO

这时

，放电管T导通，电容C通过R2和T放电，uC

下降。

当uC下降，略低于时，比较器C2的输出为0，将触发器置

1，uO

又由0

变为1。由于，放电管T

截止，UCC

又经R1

和R2

对电容C充电。如此重复上述过程，uO

为连续的矩形波。电工学简明教程第14章触发器和时序逻辑电路tuCOt1t3tuOOtp1tp2多谐振荡器波形图第一个暂稳态的脉冲宽度tp1

，即电容C

充电的时间：tp1

(R1+R2)Cln2=0.7(R1+R2)C第二个暂稳态的脉冲宽度tp2

，即电容C

放电的时间：tp2

R2Cln2=0.7R2C振荡周期T=tp1+tp2=0.7(R1+2R2)C电工学简明教程第14章触发器和时序逻辑电路*14.5