一种提高速度的流水线技术

一种提高速度的流水线技术

线条技术是现代精细提取方法的重要设计技术，大大提高了risc内核的性能。同时，该技术在提高数字系统的工作频率和吞吐量方面发挥着重要作用。随着现场编程门排列技术（f，字段语言系统）的发展，线性技术在f项目中的应用越来越受到关注。在这项工作中，采用fla行软件的方法进行了fla行软件的描述，并分析和研究了fla行程序系统的设计性能。1选择线性关系时序时序流水线设计是指将组合逻辑延时路径系统地分割,并在各个部分(分级)之间插入寄存器暂存中间数据的方法.流水线缩短了在一个时钟周期内信号通过的组合逻辑电路延时路径长度,从而提高时钟频率.对于同步电路,其速度就是指同步电路时钟的频率,同步时钟愈快,电路处理数据的时间间隔越短,电路在单位时间内处理的数据量就愈大,即电路的吞吐量就越大,理论而言,采用流水线技术能够提高同步电路的运行速度.图1所示为流水线设计原理结构图.例如,一个同步时序逻辑电路的结构如图1(a)所示.电路中,若两级寄存器之间组合电路的延时时间为2Tpd,每一级寄存器的延时时间为Tcd,那么,该同步时序电路的最高时钟工作频率fm=1/2(Tpd+Tcd).组合电路的延时时间越长,同步电路的工作速度就越低.为了提高同步电路的运行速度,采用流水线技术,在图1(a)的两部分组合逻辑电路中间加入一级寄存器如图1(b)所示.电路中,每一级组合逻辑电路的延时时间为Tpd,电路的最高工作频率fm=1/(Tpd+2Tcd).只要Tcd<Tpd,电路运行速度就能得到提高.2菲尔菲长治率技术2.1fpga土地模型FLEX10K系列FPGA主要由嵌入式阵列块EAB、逻辑阵列块LAB、快速通道互连和I/O单元4部分组成.其中每个LAB包含8个逻辑单元LE和一些局部互连,每个LE含有一个四输入查找表LUT、一个可编程触发器等.一般设计中,这个触发器或者没有用到,或者用来存储布线资源.FPGA的这个结构特点,很适合在其中采用流水线设计,设计中可将一个算术操作分解成一些小规模的基本操作配置到LUT中,将进位和中间值存储在寄存器中,在下一个时钟内继续运算.因此,在FPGA中采用流水线技术,只需要极少或者根本不需要额外的成本.2.2控制方程的存储流水线技术是将串行操作过程转换为并行操作.要实现数字系统的流水线设计,最根本的在于数字系统要能够被分解,分解的级数越多,每一级延迟的时间就越短.理论而言,只要系统的分解允许,可以将流水线的每一级都配置到单个的LE中.利用VHDL语言描述的半加器的流水线模块如程序清单1所示.它综合到两个LE中.输出存储到寄存器中;另外,在流水线设计中,为了保证流水线设计中数据的同步,所有从输入到输出的路径都应该通过相同的LEs.若每条路径所通过的LEs不相同,那么需要在较短路径中加入延迟LEs.程序如下:2.34花架花线设计中的部分自适应识别模块按照两个整数相乘的竖式算法,设计了阵列乘法器,在FPGA设计中,为了实现4位整数阵列流水线乘法器,设计了6个基本的流水线模块如图2所示.图中,(a)为一个半加器模块,输入输出之间关系为:(b)为一位的乘、加模块,输入输出之间关系为:(c)为两位的乘、加模块,输入输出之间关系为:(d)为传输延迟模块,输入输出之间关系为:(e)为无输出进位的半加器模块,输入输出之间关系为:(f)为双向传输延迟模块,输入输出之间关系为:根据流水线的设计思想,由基本模块组成的4级流水线阵列乘法器的结构如图3所示.图3中,流水线的第1级主要由(c)模块与1个两输入与门组成,完成前半部分乘加,并产生中间值,由与门产生第1位乘运算的结果;流水线的第2级主要由(b)模块与(f)、(d)模块组成,完成部分的乘加,并对前级部分结果传输延迟;流水线的第3级主要由(a)模块与(d)模块组成,实现部分进位调整及对前级结果的传输延迟;流水线的第4级主要由(a)模块与(d)模块组成,实现进位调整及对前级结果的传输延迟.设计中引入传输延迟,目的在于保证数据的同步.3线条技术对设计属性的影响3.1运算速度方面的比较根据流水线乘法器设计的思想,利用VHDL语言设计的非流水线和流水线4位整数乘法器,通过MAXPLUSII编译、综合后下载到FLEX10K20中,通过对FPGA资源的占用与运算速度方面的比较,流水线技术在4位整数乘法器运算速度提高上的作用是明显的:首先是在FPGA资源占用方面,非流水线设计占用了1152个LEs中的127个,约为11%,没有使用到触发器;4级流水线设计占用了1152个LEs中的151个,约为13%,使用FFs触发器32个.其次在运算速度方面,非流水线4位整数乘法器的工作速度仅为38MHz,而流水线4位整数乘法器的工作速度可达到125MHz.可见,利用流水线技术其运算速度提高了2倍多,对FPGA中LEs的占用,仅比非流水线多出2%,与运算速度的提高相比是值得的.3.2乘法器性能比较在4位流水线乘法器设计的基础上,从相同流水线级不同输入位乘法器和不同流水线级相同输入位乘法器两种不同的方式,对在FPGA中流水线设计对乘法器性能的影响及对FPGA中基本逻辑单元等资源的占用进行统计比较.相同流水线级乘法器性能统计见表1,相同输入位乘法器性能统计见表2.由表1、表2可见,当乘法器流水线级相同时,随着乘法器输入位数的增加,FPGA资源的占用增加,运算速度下降;当乘法器输入位数相同时,随着流水线级数的增加,FPGA资源的占用增加,运算速度增加.为此,在设计中如何兼顾输入位数、流水线级数、运算速度及FPGA资源之间的关系,设计者应根据设计的性能要求来决定.4fpga数字信号处理模块通过上面的分析可以看出,在FPGA设计中,采用流水线技术是一种提高乘法器运算速度的有效办法.同时乘法