EDA技术与FPGA应用设计 第三版 课件 3.4Vivado软件操作

讲解张三3.4Vivado软件操作Vivado为Xilinx公司2012年推出的新一代可编程逻辑器件集成开发工具，支持XilinxZynq系列产品。Vivado包含综合、实现、仿真、调试等工具，同时还支持高层次综合（HLS）功能，使FPGA设计更加高效。Vivado软件已由最初的2012版更新到2022版。本教程将基于Vivado2017.4版本，以设计一个4位二进制加法计数器为例，介绍该软件的基本开发使用流程。3.4.1Vivado简介在Vivado启动界面的菜单栏中选择“File”→“NewProject”命令，或点击“QuickStart”栏下的“CreateProject”新建工程，在新建工程设置界面，输入工程名“cnt_4”，工程名通常为设计程序的实体名，工程存放路径选择为E:/FPGA/vivado_test，如图所示。3.4.2

新建工程单击“Next”按钮，弹出新建工程类型选择界面，默认选择RTLProject；单击“Next”按钮，出现编程语言选择界面，本例将Targetlanguage设置为VHDL，Simulatorlanguage也设置为VHDL，如图所示。3.4.2

新建工程点击“Next”按钮，出现约束文件添加界面，本例暂不添加约束文件，继续点击“Next”按钮，出现目标芯片选择界面，本例选择Zynq-7000系列下的型号为xc7z020clg400-2的FPGA芯片，如图所示。3.4.2

新建工程点击“Next”按钮，出现新建工程概要界面，显示新建工程名、目标芯片等信息，点击“Finish”按钮，完成工程创建，新建工程界面如图所示。3.4.2

新建工程在工程管理区点击PROJECTMANAGER栏下的AddSources图标，弹出新建文件类型选择界面，选择默认的“Addorcreatedesignsources”选项；点击“Next”按钮，在弹出界面中选择“CreateFile”按钮；在文件名设置窗口输入文件名cnt_4，如图所示。3.4.3

新建VHDL源文件点击“OK”按钮，显示源文件添加完成界面，如图所示。3.4.3

新建VHDL源文件点击“Finish”按钮，显示端口定义对话框，如图所示。可以在该对话框中定义端口信号名及端口类型，也可不用定义端口信息，在后面程序设计时输入端口信号名及类型，本例不在该对话框中定义端口，直接单击“OK”按钮，在弹出的对话框中选择“Yes”。3.4.3

新建VHDL源文件在文件管理区显示出新建的源文件“cnt_4.vhd”，如图所示，双击该文件，在界面右边编辑区显示新建源文件模板，定义了库、程序包、实体名、结构体名。3.4.3

新建VHDL源文件在模板中输入程序代码，输入完成后的代码如图所示。程序编辑完成后，点击保存按钮进行保存。3.4.3

新建VHDL源文件在界面左边工程管理区“SYNTHESIS”下点击“RunSynthesis”综合工具对输入的源文件进行综合，若输入程序没有语法错误，则综合通过，弹出综合完成对话框，如图所示。若输入程序有语法错误，则综合不通过，需根据错误提示信息对程序进行修改，修改后再次综合，直至程序综合完成，确保程序无语法错误。在综合完成对话框中，点击Cancel按钮，暂不执行Implementation实现操作。3.4.3

新建VHDL源文件程序综合正确表明无语法错误，程序逻辑功能是否正确不能确定，需要通过波形仿真来测试。下面对上述程序描述的4位二进制加法计数器进行波形仿真，验证其逻辑功能是否正确。本例将使用VHDL硬件描述语言编写波形测试激励文件，设置输入信号的波形。3.4.4

波形仿真在工程管理区点击PROJECTMANAGER栏下的AddSources图标，弹出新建文件类型选择界面，选择“Addorcreatesimulationsources”选项；点击“Next”按钮，在弹出界面中选择“CreateFile”；在文件名设置窗口输入文件名cnt_4_tb，如图所示。3.4.4

波形仿真——创建波形文件点击“OK”按钮，在显示的源文件添加界面点击“Finish”按钮；端口定义对话框可定义端口信号名及端口类型，也可暂不定义端口信息，在后面程序设计时输入端口信号名及类型，本例不在该对话框中定义端口，直接单击“OK”按钮，在弹出的对话框中选择“Yes”，则完成波形激励文件的创建，如图所示。3.4.4

波形仿真——创建波形文件点击“OK”按钮，在显示的源文件添加界面点击“Finish”按钮；端口定义对话框可定义端口信号名及端口类型，也可暂不定义端口信息，在后面程序设计时输入端口信号名及类型，本例不在该对话框中定义端口，直接单击“OK”按钮，在弹出的对话框中选择“Yes”，则完成波形激励文件的创建，如图所示。3.4.4

波形仿真——编辑波形文件在文件管理区“SimulationSources”的“sim_1”下显示新建波形激励文件cnt_4_tb.vhd，双击该文件，在界面右边编辑区显示新建文件模板，在模板中输入程序代码，输入完成后的波形激励文件代码如图所示。程序编辑完成后，点击保存按钮进行保存。3.4.4

波形仿真——创建波形文件在工程管理区右键点击“SIMULATION”，在显示列表中选择SimulationSettings选项；在仿真参数设置界面，点击“Simulation”图标，在xsim.simulate.runtime栏设置仿真时间，本例仿真时间设置为1000ns，如图所示，设置完成后点击OK按钮。3.4.4

波形仿真——波形仿真参数设置在工程管理区点击“SIMULATION”下的“RunSimulation”图标，在显示列表中选择RunBehavioralSimulation选项，波形仿真结果如图所示。3.4.4

波形仿真由仿真波形图可以看出，在复位信号有效时间内，计数器cnt值为0，复位无效后，在每个时钟信号的上升沿触发下，计数器cnt加1，实现了程序设计的四位二进制加法计数器功能。在工程管理区点击“RTLANALYSIS”下的“OpenElaboratedDesign”图标，在弹出的窗口中点击“OK”按钮，显示RTL综合原理图，如图所示。3.4.5

管脚定义在菜单栏选择“Window”→“I/OPorts”命令；在弹出的管脚定义界面设置输入输出信号连接的FPGA芯片管脚，如图所示。3.4.5

管脚定义管脚定义完成后，点击保存按钮，弹出约束文件设置对话框，输入文件名cnt_4，文件类型默认“XDC”格式，点击“OK”按钮，则在文件管理区Constraints栏下显示新建的约束文件cnt_4.xdc。双击打开cnt_4.xdc约束文件，在文本编辑区显示文件内容，如图所示，根据约束文件管脚定义格式，也可通过新建约束源文件，输入管脚约束代码，实现管脚定义功能。3.4.5

管脚定义下载配置过程包括生成比特流文件，启动编程工具将生成的比特流文件下载到FPGA内部，或将生成的比特流文件转换成EEPROM文件，并下载到FPGA的配置存储芯片中。下面介绍JTAG下载模式下将比特流文件直接下载到FPGA内部的流程。3.4.6

下载配置在工程管理区点击“PROGRAMANDDEBUG”下的“GenerateBitstream”图标，在弹出的窗口中点击“OK”按钮，执行结束后将在工程目录下生成cnt_4.bit下载文件，如图所示。3.4.6

下载配置——生成下载文件在工程管理区点击“PROGRAMANDDEBUG”下的“OpenHardw