Verlilog数字系统设计 （第二版） 教学课件

VerilogHDL（1）第一页，共六十四页。Verlilog数字系统设计（第二版）第二页，共六十四页。VHDL-比VerilogHDL早几年成为IEEE标准；-语法/结构比较严格，因而编写出的模块风格比较清晰；-比较适合由较多的设计人员合作完成的特大型项目（一百万门以上）。VerilogHDL-较多的第三方工具的支持-语法结构比VHDL简单-学习起来比VHDL容易-仿真工具比较好使-测试激励模块容易编写第三页，共六十四页。

VerilogHDL的发展历史第四页，共六十四页。ASIC和FPGA设计师可用它来编写可综合的代码。描述系统的结构，做高层次的仿真。验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。库模型的设计：可以用于描述ASIC和FPGA的基本单元（Cell）部件，也可以描述复杂的宏单元（MacroCell）。VerilogHDL的应用方面第五页，共六十四页。

语言本身提供了各种层次抽象的表述，可以用详细程度有很大差别的的多层次模块组合来描述一个电路系统。 行为级：技术指标和算法的Verilog描述 RTL级：逻辑功能的Verilog描述 门级：逻辑结构的Verilog描述 开关级：具体的晶体管物理器件的描述VerilogHDL的抽象级别第六页，共六十四页。

行为级：有关行为和技术指标模块，容易理解RTL级：有关逻辑执行步骤的模块，较难理解门级：有关逻辑部件互相连接的模块，很难理解开关级：有关物理形状和布局参数的模块，非常难理解VerilogHDL的抽象级别第七页，共六十四页。IP核

IP概念IntellectualProperty是知识产权核或知识产权模块的意思。著名的美国Dataquest咨询公司将半导体产业的IP定义为用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。分类：软IP、固IP和硬IP

软IP是用VHDL等硬件描述语言描述的功能块，不涉及具体电路元件。它与普通的HDL设计十分相似。具有很大的灵活性和适应性。软IP的弱点是在一定程度上使后续工序无法适应整体设计，从而需要一定程度的软IP修正，在性能上也不可能获得全面的优化。

第八页，共六十四页。固IP是完成了综合的功能块。它有较大的设计深度，以网表文件的形式提交客户使用。优点成功率高。缺点：只能库调用硬IP提供设计的最终阶段产品：掩膜。随着设计深度的提高，后续工序所需要做的事情就越少，当然，灵活性也就越小。IP库简介8051和ARM7、PowerPC等微处理器、320C30等数字信号处理器、MPEGII等数字信息压缩／解压器在内的大规模IC模块。曾是IC产品，曾广泛用来与其他功能器件一起，在PCB上构成系统主板。第九页，共六十四页。IP软IP固IP硬IP完成了综合的功能块提供设计的最终阶段产品：掩膜用HDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。第十页，共六十四页。IC生产厂(Foundry)扩大业务，提供精心设计并经过工艺验证的标准单元，吸引IC设计公司(Fabless，无生产线IC公司)成为他的客户，向客户提供相关的数据资料。IC设计师十分乐于使用成熟、优化的单元完成自己的设计，可提高效率，又可减少设计风险。一旦完成设计，自然必须到这家Foundry去做工艺流片，这就使Foundry达到了的目的。标准单元使用者与Foundry签订标准单元数据不扩散协议，无须交单元库的使用费，没直接获取IP的收益，扩大营业间接收到单元库的IP效益。IP的发展：1、初级阶段：免费使用，扩大营业第十一页，共六十四页。2、成为IC设计的一项独立技术，成为实现SoC设计的技术支撑以及ASIC设计方法学中的学科分支。

从设计来源上说，单纯靠Foundry设计IP模块已远不能满足系统设计师的要求。IP库需要广开设计源头，汇纳优秀模块。不论出自谁家，只要是优化的设计，与同类模块相比达到芯片面积更小、运行速度更快、功率消耗更低、工艺容差更大，就自然会有人愿意花钱使用这个模块的“版权”，因此也就可以纳入IP库，成为IP的一员。

第十二页，共六十四页。1、必须是为了易于重用而按嵌入式专门设计的。即使是已经被广泛使用的产品，在决定作为IP之前，一般来说也须要再做设计，使其更易于在系统中嵌入。如嵌入式RAM中去掉地址分时复用、数据串并转换以及行列等译码等，不仅节省了芯片面积，而且大幅提高了运算速度。2、必须实现IP模块的优化设计。“四最”：芯片的面积最小、运算速度最快、功率消耗最低、工艺容差最大。所谓工艺容差大是指所做的设计可以经受更大的工艺波动，是提高加工成品率的重要保障。3、要符合IP标准。1996年以后，RAIPD、VSIA等组织相继成立，协调并制订IP重用所需的参数、文档、检验方式等形式化的标准，以及IP标准接口、片内总线等技术性的协议标准．IP内涵：第十三页，共六十四页。第十四页，共六十四页。第十五页，共六十四页。第十六页，共六十四页。第十七页，共六十四页。我国IP：尚处于起步阶段，但与1P的应用需求形成明显的不一致，这为我国未来的IP设计工程师提供了广阔的用武之地。第十八页，共六十四页。EDA的工程设计流程HDL/原理图文本编辑器HDL综合器FPGA/CPLD适配器FPGA/CPLD编程下载器FPGA/CPLD器件和电路系统时序与功能仿真器第十九页，共六十四页。

原理图输入方式的基本思路是从元件库中选取所需的元器件符号，或自行创建的新元器件，然后按照设计要求进行连线。

文本编辑输入方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。

文本输入方式可以克服原理图输入方式存在的弊端，为EDA技术的应用和发展打开了一个广阔的天地。(1).原理图／文本编辑第二十页，共六十四页。

逻辑综合过程就是将设计者在EDA平台上编辑输入的文本或原理图，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系。(2).综合(Synthesis)第二十一页，共六十四页。

适配器也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配所选定的目标器件(FPGA/CPLD芯片)必须属于原综合器指定的目标器件系列。逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配完成后可以利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。(3).适配(Fit)第二十二页，共六十四页。时序仿真功能仿真

就是接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。

是直接对硬件描述语言、原理图或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。(4).时序仿真与功能仿真(Simulate)第二十三页，共六十四页。(5).编程下载(Program/Configure)第二十四页，共六十四页。

最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。(6).硬件测试第二十五页，共六十四页。为什么要用硬件描述语言来设计？电路的逻辑功能容易理解；便于计算机对逻辑进行分析处理；把逻辑设计与具体电路的实现分成两个独立的阶段来操作；逻辑设计与实现的工艺无关；逻辑设计的资源积累可以重复利用；可以由多人共同更好更快地设计非常复杂的逻辑电路（几十万门以上的逻辑系统）。第二十六页，共六十四页。1、ALTERA：MAX+PLUSII、QUARTUSII2、XILINX：FOUNDATION、ISE3、EDA公司：

CADENCE、EXEMPLAR、MENTORGRAPHICS、OrCAD、SYNOPSYS、SYNPLICITY、VIEWLOGIC、...EDA开发软件(开发平台)第二十七页，共六十四页。Software&DevelopmentTools:QuartusIIStratixII,Stratix,StratixGX,Cyclone,APEXII,APEX20K/E/C,Excalibur,&MercuryDevicesFLEX10K/A/E,ACEX1K,FLEX6000,MAX7000S/AE/B,MAX3000ADevicesQuartusIIWebEditionFreeVersionNotAllFeatures&DevicesIncludedMAX+PLUS®IIAllFLEX,ACEX,&MAXDevices第二十八页，共六十四页。基于QuartusⅡ的设计流程QuartusⅡ是Altera继MAX＋plusⅡ之后提供的FPGA／CPLD开发集成环境。目前，Altera公司最新的QuartusⅡ设计软件是8.0版.第二十九页，共六十四页。Altera公司发布QuartusII软件8.0，支持公司的40-nmStratixIVFPGA和HardCopyASIC，延续了公司在设计软件性能和效能上的领先优势。和最相近的竞争软件相比，这一版本的QuartusII软件在高端FPGA上平均快出两个速率等级，编译时间缩短了3倍。8.0版增加了新的效能特性，支持业界最先进的FPGA，进一步印证了Altera帮助FPGA设计人员获得最佳性能和效能的承诺

第三十页，共六十四页。客户在Windows平台上使用8.0版来设计Altera的65-nmStratixIIIFPGA，和7.2版相比，编译时间缩短多达50％，平均达到22％。在Linux平台上，编译时间平均缩短30％以上。采用了多处理器服务器的设计在编译时间上更具优势，借助业界唯一由供应商提供的FPGA设计软件以及多处理器支持，编译时间平均还会降低20％。

第三十一页，共六十四页。硬體配備：LenovoThinkPadX61-BE8+IntelCore2DuoT7500(2.2GHz)+4GDDR2+100GB7K200

測試程式：友晶科技的DE2_70_D5M_LTM.7z範例QuartusII7.2SP3QuartusII7.2SP3QuartusII8.0版本测试对比第三十二页，共六十四页。基于QuartusⅡ的设计流程第三十三页，共六十四页。一设计输入QuartusⅡ支持多种设计输入方法。QuartusⅡ本身具有的编辑器支持原理图式图形设计输入，文本编辑输入（如AHDL、VHDL、Verilog）和内存编辑输入（如Hex、Mif）。第三方EDA工具编辑的标准格式文件，如EDIF、HDL、VQM。也可以采用一些别的方法优化和提高输入的灵活性，如混合设计格式，利用LPM和宏功能模块来加速设计输入。第三十四页，共六十四页。二设计项目的编译QuartusⅡ编译器的功能包括设计错误检查、逻辑综合、Altera适配器件以及为仿真、定时分析和器件编程产生输出文件。编译器首先提取项目设计文件之间的层次连接信息并检查基本的设计输入错误，然后结合所有的设计文件生成能被高效处理的数据库。设计人员能指示编译器应用许多技术，如定时驱动编译，增加设计速度及优化器件资源的利用率。在编译过程中和编译后，用户都能在编译结果报告窗口看到结果。编译器生成的编程文件可用Quartus编程器或其它工业标准编程器对Altera器件进行编程或配置。

第三十五页，共六十四页。（1）编译设置QuartusⅡ软件允许编译一个完整的设计或者设计的任何组成部分。对一个新建项目软件创建缺省的编译设置，用户可以通过指定编译设置选项来创建用户的编译设置，以后可以直接调用该编译设置。QuartusⅡ软件的编译设置指南可以轻松地帮助用户完成编译设置。第三十六页，共六十四页。（2）资源分配设计人员可以将自己设计中的部分逻辑分配到器件资源的特定位置第三十七页，共六十四页。（3）编译设计点击快捷键或在Processing下拉菜单中选择StartCompilation或Startanalysis＆Elaboration开始完全或部分编译。在状态栏中将显示编译进度的百分比和每阶段所花费时间，编译的结果在编译报告栏中自动更新，编译完后的结果将显示。如果编译后有错误和警告信息，就要对设计原文件进行修改，再重新编译直到无错误和警告信息为止。编译完后将产生一个编译报告栏，它包含了怎样将一个设计放到一个器件中的所有信息，如器件使用统计、编译设置、底层显示、器件资源利用率，状态机的实现、方程式、延时分析结果和CPU使用资源等。第三十八页，共六十四页。（4）查看适配结果

在编译成功后，就可在最后编译平面图中查看结果。平面图显示了编译器是怎样将逻辑设计分配到Altera器件中去的。没用的单元为白色，使用过的单元为彩色并互相连接。在编译平面图中点击逻辑单元，还可查看该逻辑单元的路由连接关系第三十九页，共六十四页。（5）分配逻辑到ESB设计人员可以使用映射选项技术，强制Quartus软件将自己的逻辑设计在特殊的器件资源中实现，如ESB（EmbeddedSystemBlock）。ESB是存在于APEX、Mercury和基于ARM／MIPS的Excalibur系列器件中的一种结构，能实现存储器（RAM，ROM，FIFO或CAM）或组合逻辑。在进行新的资源分配前，设计人员可以回注在上次编译过程中编译器所作的任何分配，以确保后面的编译具有相同的适配。第四十页，共六十四页。三延时分析和仿真1）延时分析QuartusⅡ支持对单个时钟或多个时钟的延时分析：单个时钟的延时分析包括Fmax（最大时钟频率及最差情况下的寄存器到寄存器的延时）、Tsu（建立时间）、Th（保持时间）、Too（时钟到输出时间）、Tm（各个引脚之间的延时）及整个系统的Fmax（包括引脚上的输入输出延时）。第四十一页，共六十四页。QuartusⅡ支持用户对多个时钟的延时分析，可以分析由不同时钟控制的寄存器之间的延时，可以运用Slack进行分析。QuartusⅡ自动检测组合逻辑电路。不同类型的延时信息（请参考编译部分），包括没有布局布线的延时信息，经过布局布线的延时信息及混合的树状层次型设计。在缺省情况下，在编译之后一般自动调用延时分析，也可以禁止调用。QuartusⅡ生成的延时信息也可以以VHDL，Verilog或标准延时文件（SD）的格式输出到第三方的EDA工具中。所有的延时分析信息都包含在编译报告中。第四十二页，共六十四页。2）仿真QuartusⅡ支持多种仿真方法。①波形方式输入：.vwf（向量波形文件）是QuartusⅡ中最主要的波形文件；.vec（向量文件）是MAX＋PLUSⅡ中的文件，主要是为了向下兼容；.tbl（列表文件）用来将MAX＋PLUSⅡ中的.scf文件输入到QuartusⅡ中。②支持Testbench：Tcl/TK脚本文件；Verilog／VHDLTestbench。③第三方的仿真工具：其中QuartusⅡ支持的第三方EDA仿真工具有：ModelTechnology（Modelsim）；Cadence（VERILOG－XL）；Synopsys（VCS）；Synopsys（VSS）。第四十三页，共六十四页。Quartus编程器可以配置Altera公司的APEX、FLEX6000、Mercury及基于ARM／MIPS的Excalibur系列器件，并能校验、测试和在配置前对空器件进行检查。该编程器和编程硬件（ByteBlasterMV与MasterBlaster通信电缆）很容易地在几分钟内就可以编程或配置一个工作芯片。配置模式包括被动串行配置和JTAG等模式。四器件编程下载第四十四页，共六十四页。quartusII新建工程第四十五页，共六十四页。建立QUARTUSProject第四十六页，共六十四页。Start“NewProjectWizard…”建立QUARTUSProject第四十七页，共六十四页。建立QUARTUSProject第四十八页，共六十四页。建立QUARTUSProject第四十九页，共六十四页。SelectFPGA建立QUARTUSProject第五十页，共六十四页。EPM7

128

S

L

C

84－10EPM7：产品系列为EPM7000系列128：有128个逻辑宏单元S：电压为5V，AE为3.3V，B为2.5VL：封装为PLCC，Q代表PQFP等C：商业级（Commercial）0～70度， I：工业级（Industry），－40～85度 M：军品级（Military），－55～125度84：管脚数目10：速度级别EPM7：产品系列为EPM7000系列第五十一页，共六十四页。

SelectEDATool建立QUARTUSProject第五十二页，共六十四页。Confirm/Finish建立QUARTUSProject第五十三页，共六十四页。2、建立VerilogHDL文件1）点击file->new第五十四页，共六十四页。2）出现右边的对话框，点击VerilogHDLFile，然后点击OK，出现工作区，在工作区中编写VerilogHDL文件，保存，文件名为*.v，且主模块的名字和文件名和工程名字必须一致第五十五页，共六十四页。3）编写好文件，