微机原理与应用电子课件

第二章8086/8088微处理器内容提要：本章主要介绍了8086CPU的结构、引脚功能、工作模式以及最大最小模式的工作时序。学习目标：重点掌握计算机的内部结构及引脚功能。掌握计算机的读写时序有助于理解计算机的工作原理。返回主目录微处理器是微型计算机的核心部件，自1971年Intel公司发布了Intel

4004以来，微处理器的发展速度基本上遵循了摩尔定律（每18个月微处理器芯片上的晶体管数翻一番）。30多年来，微处理器从4位机发展到8位、16位、32位、64位。16位机的代表型号是8086,8086CPU处理的目标程序在32位、64位机上仍能执行。32位和64位机的指令系统也是在16位机的基础上发展而来的。因此，本节重点介绍16位微处理器8086。简单介绍32位和64位的微处理器。第二章8086/8088微处理器

本章目录

2.18086/8088微处理器的结构

2.28086/8088的引脚功能

2.38086/8088的总线结构

2.48086最小模式的工作时序

本章小结2.18086/8088微处理器的结构

8086/8088微处理器的结构相似，都由算术逻辑运算单元ALU、专用和通用寄存器、指令寄存器、指令译码器、定时器控制电路等组成。按功能可把CPU分成两大部：执行单元（ExecutionUnit）和总线接口单元（Bus

InterfaceUnit）如图2-1所示，图中左半部分为执行单元，简称EU。右半部分为总线接口单元，简称BIU。BIU与外部总线相连，完成与外设（或存储器）的数据传送，包括取指令操作、存储器读/写数据操作、I/O接口的读/写操作。EU通过BIU得到信息，其功能就是负责指令的执行。BIU和EU两个单元可以并行工作。这样提高CPU的工作速度。2.1.18086/8088微处理器的结构图2-1

8086微处理器内部结构示意图

执行单元EU由8个通用寄存器、1个标志寄存器、算术逻辑运算单元ALU及EU控制电路组成；EU从BIU指令队列寄存器中获得指令和待处理数据进行操作。将指令代码译码后，发出相应的控制信息，将数据在ALU中进行运算，运算结果的特征保留在标志寄存的FLAGS中。

总线接口单元BIU包括4个段寄存器、1个指令指针寄存器、1个与EU通读寄存器。一个先入先出的6个字节（8088是4个字节）指令队列。总线控制逻辑电路及20位实际物理地址计算的加法器。1．执行单元EU2.总线接口单元BIU

通用寄存器的包括数据寄存器、地址指针寄存器和变址寄存器。⑴数据寄存器数据寄存器有AX、BX、CX、DX都是16位寄存器，这四个16位寄存器可分为高8位和低8位两部分使用，也就是说也可作8位寄存器使用。高8位表示成：AH、BH、CH、DH，低8位表示成：AL、BL、CL、DL。参与运算的数是16位数时，可用AX、BX、CX、DX中的任意一个描述，如果参与运算的数据是8位数时可用AH、AL、BH、BL、CH、CL、DH、DL中的任意一个描述。一般情况下，这四个数据寄存器就是用于存放参与运算的数据或运算结果的。但这四个寄存器又有自己特殊的用法。2.1.28086内部寄存器

8086内部寄存器按其功能可分为：通用寄存器（8个），段寄存器（4个），控制寄存器(2个）。1.通用寄存器

AX（Accumulator）累加器，是指令系统中应用最多的寄存器，输入/输出只能用AX寄存器传递数据，它经常存放运算的中间结果，并参与下次运算，所以叫累加器。

BX（baseRegister）基址寄存器，它通常用来存放内存的基地址，用于寄存器寻扯。

CX（countRegister）计数寄存器，在循环和串操作指令中，用于计数重复次数。

DX（DataRegister）数据寄存器，通常用来存放运算结果。如乘法运算后DX与AX合起来存放32位数的运算结果，其中DX存放高16位。在输入/输出操作中，可用DX作为端口地址的寄存器间接寻址。

⑵地址指针寄存器

地址指针寄存器有SP和BP两个。

SP（stackpointer）叫堆栈指示器，用于指示当前堆段中栈顶所在的存储单元地址。（堆栈在后面介绍）。

BP（basepointer）叫基址指示器，用于指示当前堆栈段中一个数据区基址的偏移地址，通过它间接寻址可对堆栈段中的某个数据进行存取。

SP和BP只能用于堆栈段，不能指示其它段。（存储器是按段管理的，后续介绍）。但SP和BP应用上是有区别的，SP可用于PUSH、POP、CALL、RET等指令，而BP不能用于这些令（后续介绍）。

⑶变址寄存器SI、DISI（sourceIndex）叫源变址寄存器，一般用于源操作数当前数据段中某个地址的偏移地址。

DI（Destinationindex）叫目标变址寄存器，一般用于目标操作数当前附加段（本数据段）中某个地址的偏移地址。在字符串操作中，SI用于存放源串操作数的偏移地址，这个串一定是在数据段DS。DI用于存放目标串操作数的偏移地址，这个串一定是在附加段ES。

在寄存器间寻址时，经常用DI、SI加上一个位移量来改变存储器的地址，因此叫变址寄存器。指针寄存器和变址寄存器与数据寄存器样，可以参与算术和逻辑运算，但指针寄存器和变址寄存器只能用于16位计算，不能分成8位。

段寄存器包括CS、SS、DS、ES，用于指示当前段的段基址。

CS（CodeSegment）叫代码段寄存器，用于指示当前的代码段（程序段）的起始地址段基址。

DS(DateSegment)叫数据段寄存器，用于指示当前的数据段的段基址。

SS（StackSegment）叫堆栈段寄存器，用于指示当前的堆栈段的段基址。

ES(ExtraSegment)叫附加段寄存器，用于指示当前的附加段的段基址。

CS段一般用于存放CPU执行的程序代码。DS一般用于存放程序中的变量和数据。SS段一般用于存放压栈的信息。ES段一般用于存放参与运算结果。

2.段寄存器（segment）

控制寄存器有IP和FLAGS。⑴IP（InstructionPointer）叫指令指针寄存器（程序指示器）。用于存放预取指令的偏移地址。CPU从代码段中偏移地址为IP的内存单元中取出指令代码的一个字节后，IP自动加I，指向指令代码的下一个字节。用户程序不能直接访问IP。⑵FLAGS（Flags）叫标志寄存器，用于存放运算结果的标志。FLAGS是16位寄存器，用其中的9位来描述9个标志。通常叫标志9个标志可分为状态标志位和控制标志位。如图2-2所示。图2-2

8086标志寄存器FLAGSOFDFIFTFSFZFAFPFCF3.控制寄存器

状态标志位有：

CF（CorryFlag）进位标志位（借位标志位）：当进行加法（或减法）运算时，若最高位发生进位来借位，则CF=1，否则CF=0。

PF（

ParityFlag）寄标志位：当逻辑运算结果中“1”的个数为偶数时，PF=1，为奇数时，PF=0。

AF（AuxiliaryCarry）半进位标志位：在8（16）位加减法运算中，低4（8）位向高位有进位或借位，则AF=1，否则AF=0。

ZF（ZeroFlag）零标志位：当运算结查为0时，ZF=1，否则ZF=0。

SF（SignFlag）符号标志位：当运算结果最高位是1（即函数）时，SF=1，否则SF=0。

OF（OverFlag）溢出标志位：当运算结果超出了带符号数的范围，即溢出时，OF=1，否则OF=0。8位带符号数范围是-128~+127。16位带符号数的范围是-32768~+32767。这6个状态标志位状态是计算机运算后，自动生成的不是人为赋予的，当然也可通过POPF改变各状态值。（后续介绍）

控制标志位控制标志位被设置后，可完成某些控制操作。

TF（TrapFlag）跟踪标志位：是为调试程序而设置的。若TF=1，则使8086CPU处于单步工作方式，在这种工作方式下，CPU每执行完一条指令，就自动产生一个内部中断，处理机转去执行一个中断服务程序。检查程序中的每条指令执行情况，当TF=0时，CPU正常执行程序。

IF（InterruptFlag）中断允许标志位（开中断标志位）：若将IF设置为1时（IF=1），8086CPU开中断，CPU允许外部的可屏蔽中断源的中断请示，若将IF清零（IF=0），8086CPU关中断，CPU禁止外部可屏蔽中断的请求。

IF只对可屏蔽中断起作用，对非屏蔽中断和内部中断都不起作用。

DF（DirectionFlag）方向标志位：方向标志位用于控制串操作指令中SI（或DI）的修改方向。当DF设置为1（DF=1）时，SI（或DI）减量，当DF清零（DF=0）时，SI（或DI）增量，因为SI（或DI）描述串操作的偏移地址，当SI（DI）减量时，串是由高地址向低地址方向遵序执行。后续指令中将详细介绍。

8086有20条地址线，可以寻址1M内存空间。地址从00000H～FFFFFH。但8086CPU内部的地址寄存器都是16位的，最多能寻址64K字节，为了能寻址1M字节，8086采用分段技术。分段技术是把存储器可分成代码段CS、堆栈段SS、数据段DS和附加段ES四种。每段为64KB，段与段可以重叠，可以交叉，也可以没有联系。如图2-3所示。存储器分段管理后，每个单元的地址都可以用两个形式的地址来表示，实际地址（物理地址）和逻辑地址。2.1.3存储器中的逻辑地址和物理地址图2-3

存储器的逻辑分段结构例：已知当前有效的代码段、堆栈段、数据段和附加段的段基址分别为1055H、EFF0H、250AH和8FFBH，它们在存储器中的分布情况如图2-4所示。

物理地址:是由20位地址或状态来表示的地址。即20位二进数来表示。CPU与存储器交换信息时，使用的是物理地址。逻辑地址：是把20位地址分成段基址和偏移地址两部分表示，即段：偏移。这两部分都是无符号的16位二进制数。例如：0001H：2000H。程序是以逻辑地址来编址的。物理地址的形成是通过CPU内部的BIU部件中的地址加法器运算出来的如图2-5。从图中可看出物理地址可由下式计算：物理地址=段基址×16+偏移地址。例如：CS=2000H

IP=200H，则物理地址为：2000H+2200H=22200H。图2-5

8086物理地址的形成

四个段寄存器可以分别描述当前使用的段的起始字节单元。偏移地址可由16位寄存器来描述。一般情况下CS段的偏移地址用IP描述，SS段的偏移地址由SP和BP描述。DS段的偏移地址由BX或SI加上位移量来描述，ES段的偏移地址可由BX和DI加上位移量来描述。如图2-6所示。图2-6

段寄存器和其它寄存器组合指向存储单元①中断矢量区：00000H—003FFH共1K字节，用以存放256种中断类型的中断矢量，每个中断矢量占用4个字节，共256×4=1024=1K

②显示缓冲区：B0000H—B0F9FH约4000（25×80×2）字节，是单色显示器的显示缓冲区，存放文本方式下，所显示字符的ASCII码及属性码；B8000H—BBF3FH约16K字节，是彩色显示器的显示缓冲区，存放图形方式下，屏幕显示象素的代码。③启动区：FFFF0H—FFFFFH共16个单元，用以存放一条无条件转移指令的代码，转移到系统的初始化部分。

特殊的内存区域：

8088/8086系统中，有些内存区域的作用是固定的，用户不能随便使用，如：堆栈是在存储器中开辟的一个数据存储器，这个区域数据的存取遵循“先入后出”的原则。堆栈一定在堆栈段。把堆栈存储器的一端固定，称为栈底。另一端可活动，称为栈顶。栈顶由SP堆栈批示器来描述。栈底为栈区的高地址，栈顶的地址小于等于栈底。如果栈顶等于栈底。表明栈区中没有数据。8086/8088的堆栈操作只能是字操作。因此在进行入栈操作时，SP会自动减2，即SP=SP-2。出栈时SP会自动加2，即SP=SP+2。后续讲指令时会详细介绍。2.1.4堆栈2.1.58086的总线周期1.总线周期

计算机工作节拍是由时钟振荡器产生的，两个时钟脉冲上升沿之间的时间间隔称为时钟周期（Clock

Cycle），也称为T状态。时钟周期是微处理器动作的最小时间单位。一条指令从存储器取出到执行所需的时间称为指令周期。8086中不同指令具有不等长的指令周期。指令的最短执行时间是两个时钟周期，最长的16位乘法指令执行时间是200个时钟周期。一个指令周期包含若干机器周期，一个机器周期包含若干时钟周期。

8086

CPU与外部电路（存储器和I/O接口）间进行一次数据传送操作（R或W）所需时间。如存储器读/写；I/O接口读/写，称为总线周期(机器周期)或总线操作周期。一个总线周期至少由四个时钟周期组成。由于总线周期全部由BIU来完成，也可叫BIU

总线周期。典型的BIU总线周期如图2-7所示。（Idlestate）在两个总线周期之间，存在着BIU不执行任何操作的时钟周期，这些不起作用的时钟周期称为空闲状态，用TI表示。

（WaitState）当CPU与存储器和外设进行信息交换时，有时外部设备和存储器工作速度较慢，这时CPU在T3和T4之间，插入几个TW等待状态，用来等待CPU与存储器和外部设备信息交换，防止数据丢失。在等待状态期间，其它一些控制信号，保持不变。2．空闲状态TI3.等待状态TW返回本章目录

8086和8088的内部结构相似，并且都被封装在一个标准的40

条引脚的双列在插式管壳内。如图2-8（a）是8086CPU引脚，（b）是8088引脚。2.28086/8088的引脚功能（a）(b)图2-8

8086/8088引脚信号图（括号内为最大模式时的引脚）

8086/8088有两种工作模式，即最大模式和最小模式。40个引脚中括号内的符号为最大模式下的引脚说明符，括号外的符号是最小模式下的引脚说明符，没有括号的引脚是最大和最小模式公用的引脚说明符。

1．AD0～AD15（AddressDataBus）地址数据复用引脚（可输入/输出，双向工作）这16条引脚是分时复用多路地址/数据线。在时钟周期T1状态时，输出存储器（或输入/输出设备）的地址信号，T2到T4状态，则作为数据线传递数据。

2．A19/S6～A16/S3（Address/Status）地址状态复用引脚（输出信号、三态工作）在时钟周期T1状态时，这四条引脚输出最高四位地址。（对于I/O操作，它们都是低电平）。在T2～T4状态期间，它们输出状态信息。S6恒等于0，S5表明中断允许标志位的状态，S5=1表示CPU可以响应可屏蔽中断的请求，S5=0表示禁止可屏蔽中断。S4和S3的编码及功能如表2-1所示。表2-1S3﹑S4的代码组合和对应的含义S4S3当前正在使用的段寄存器00ES01SS10CS或使用任何寄存器11DS

3．/S7（Bus

High

Enable）高位总线允许/状态复用引脚（输出信号、三态工作）

在T1期间，若（低电平）有效，则可以用D8～D15数据总线传递数据。在T2～T4期间，这条引脚输出状态信息。S7在8066芯片中，S7并未被赋予任何实际意义。

通常用/A0控制连接在总线上的存储器或接口传输数据操作特性。见表2-2。表2-2和A0的编码和对应的操作

在8088中，第34脚不是/S7，而是被赋予另外的信号。在最大模式时，此引脚恒为高电平；在最小模式时，则为SS0，它和DT/

，/IO一起决定了8088芯片当前总线周期的读/写动作。

4．（READ）读（输出信号、三态工作）

有效表明可以执行一个对内存或I/O端口的读操作。是对存储器还是对I/O进行读操作,由引脚M/

状态决定。从T2状态开始,到T4状态前,低电平有效。在系统总线进入保持响应期间，信息呈高阻状态。IO

5．READY(Ready)准备就绪（输入信号、高电平有效）

READY信号是由所访问的存储器或I/O设备发来的响应信号。当READY=1时，表示存储器或I/O设备准备就绪，可以进行一次数据传输。若存储器或I/O设备没有准备就绪，则READY降为低电平，于是CPU在T3状态之后，插入等待状态TW，直到READY恢复高电平，才进入T4状态，完成数据传输。CPU在每个总线周期的T3状态对READY信号采样。在数据传递完成以后，存储器或I/O设备发给8284时钟发生器一个RDY信号，RDY信号经8284同步后，形成8086需要的READY准备就绪信号。

6．INTR（Interrupt

Request）可屏蔽中断请示（输入信号、高电平有效）在CPU执行每条指令的最后一个时钟周期，要对INTR进行采样，如果IF=1，并且INTR有效，那么CPU就会在结束当前指令后，响应中断，进入一个中断处理程序。

7．（Test）测试引脚（输入信号、低电平有效）由外部提供。当处理机执行WAIT指令时，用WAIT指令来测试信号。当为低电平时，程序继续执行WAIT指令后的指令，当为高电平时，则处理机处于空闲等待状态，重复执行WAIT指令。该输入信号在每个时钟周期内，由时钟脉冲的前沿来实现内部同步。

8．NMI（Non-Maskable

Interrupt）非屏蔽中断引脚（输入信号）非屏蔽中断信号是边缘触发的外部输入信号。这类中断不受IF的影响，也不能用软件进行屏蔽。当NMI引脚受到由低到高变化的信号（正沿触发），CPU就会在当前指令结束后，马上进入非屏蔽中断处理程序。非屏蔽中断处理程序的入口地址在中断向量表中2号中断源的存储器中存放。中断向量表在中断一章详细介绍。

9．RESET（Reset）复位（输入信号）

8086/8088要求RESET信号有效时间至少为4个状态，才能结束它正在进行的操作，进入复位状态。复位就是使CPU恢复到起始状态。复位后各寄存器的状态如表2-3。接通电源或按RESET键，都可以产生RESET信号。当RESET回到低电平时，CPU执行重新启动过程。

表2-38086或8088复位时各寄存器的值寄存器值寄存器值FLAGS0000HDS0000HIP0000HES0000H指令队列空SS0000HCSFFFFH其余寄存器0000H

10．CLK（Clock）时钟（输入信号）该引脚接至8284时钟发生器的输出端，由8284提供CPU所需要的时钟频率（或时钟状态），8086时钟频率在5～10MH，一般取8MH。当它具有33%的占空时，可为CPU提供一个最佳的内部工作定时。

11．VCC电源：+5V电源引脚

12．GND（Ground）地：接地引脚

13．MN/（Minimum/Maximum

Mode）最小/最大模式（输入信号）

MN/

决定8086的工作模式，当MN/

接地时，8086组成最大模式。

下面介绍适用于8086最小模式的引脚功能：

14．M/

（Memory

/

In

Out

）存储器/输入输出引脚(输出信号、三态)

M/

用来控制是对存储器进行访问，还是对I/O进行访问。M/

从前一个总线周期的T4状态变为有效，一直保持到本总线周期的T4状态结束。M/

高电平时，是对存储器访问；M/

为低电平时，是对I/O设备进行访问。

15.(Write)写（输出信号、三态工作）有效表明CPU可以对存储器或I/O设备进行写操作。是存储器还是I/O设备，则由M/

决定。从T2状态开始直到写操作结束一直有效。

16.(Interrupt

Acknowledge)中断响应（输出信号）是中断响应信号，由8086CPU发出在响应中断过程中，引脚在连续两个总线周期中，连续发出两个信号。在每个总或周期的T2、T3、TW状态，低电平有效。第一个负脉冲是通知外设，CPU已经开始响应可屏蔽中断请求﹔紧接着发出的第二个负脉冲，CPU读入中断类型号。

17．ALE（addresslatchenable）地址锁存允许信号（输出信号、高电平有效）地址锁存允许信号ALE有效时，地址/数据复用总线上输出的是地址信号，在T1状态时，ALE为高平有效，T2以后ALE为低电平无效。ALE与8282/8383锁存器相连，可做为锁存器的控制信号。

18．（dateenable）数据允许信号（输出信号、三态、低电平有效）有效时，CPU可以进行数据读/写操作。8086微处理器数据总线要接一个数据收发器（如8286/8287）。作为数据收发器的许信号。在每个存储器I/O访问周期，以及周期，信号都有效。对于读周期，信号是从T2状态的中间开始，到T4状态的中间是有效的；而对于写周期，信号从T2状态开始到T4状态的中间这段内有效。在DMA方式时，呈高阻状态.

19﹑DT/(Data

Transmit/Receive)数据发送/接收（输出信号、三态）在采用8286/8287数据收发器时，用DT/

信号来控制数据收发器的数据传递方向。DT/

为高电平时，发送数据；为低电平时，接收数据。

20.HOLD(Hold

request)总线保持请求信号(输入信号)

当系统中CPU之外的另一个主模块要求占用总线时,就在当前总线周期完成时,于T4状态从HLDA引脚发出一个回答信号,对刚才的HOLD请求部件收到HLDA信号后,就获得了总线控制权，在此后一段时间，HOLD和HLDA都保持高电平。在总线占有部件用完总线之后，会把HOLD信号变为低电平，这样，CPU又获得了地址/数据总线和控制状态线的占有权。

21．HLDA（Hold

acknowledge）总线保持响应信号（输出信号）此信号为高电平有效。当HLDA有效时，表示CPU对其他主部件的总线请求作出响应，与此同时，所有与三态门相接的CPU的引脚呈现高阻抗，从而让出了总线。

22．、、（Bus

Cycle

Status）总线周期状态（输出信号、三态）、、是状态信号，表示微处理机在该总线周期的操作类型。从上一个总线周期T4状态的时钟上升沿，到本总线周期的T1、T2状态，这些状态信号输出有效。在T3或TW状态期间，且当READY为高电平时，这些状态信号返回到无效状态（1、1、1）。这些信号被总线控制器8288用来产生存储器和I/O的控制信号。在T4期间，、、状态的任何改变，都将表示一个新的总线周期的开始；而在T3或TW期间，若返回到无效状态时，将表示一个总线周期的结束。这组信号的代码组合、CPU对应的操作及8288产生的控制信号见表2-4。

23．/，/（Request/Grant）请求/同意（输入/输出信号、双向）这两条引脚可供CPU以外两个协处理器用来发出使用总线请求和接收CPU对总线请求信号的应答信号。

24．（Lock）总线封锁信号（输出信号、三态）当为低电平时，其他总线主控部件都不能占用总线。信号是由前缀指令产生的，而且一直保持到下一条指令结束。返回本章目录

25．QS1、QS0（InstructionQueueStatus）指令队列状态输出信号

QS1、QS0这两个信号的不同组合描述了CPU内部指令队列的状态，见表2-5。表2-5

QS1、QS0信号与指令队列状态

QS1、QS0指令队列状态00无操作01从队列中取指令的第一个字节10指令队列空11从队列中取指令的后续字节2.38086/8088的总线结构

CPU与计算机内部及接口各部件的信息交换是通过总线来完成的。总线共分数据总线，地址总线和控制总线。在8086CPU控制的总线中，有些引脚是复用的，那么如何形成数据总线、地址总线和控制总线。2.3.1地址的锁存

由于CPU的AD0～AD15是地址数据复用引脚，在应用时，必须分时复用。在T1状态时将指定的存储单元的地址发送到地址总线上，而在T2状态AD0～AD15开始传递数据。在传递数据时，地址信号消失，这将造成数据传递不到预想的存储单元中去。一般系统的存储器和I/O设备进行数据传送时，要求地址总线上的地址是稳定的。因此，必须加地址锁存器，将T1状态传送的地址锁存起来，在T2状态以后，AD0～AD15开始传送数据时，地址锁存器内仍保留着地址信号。这样就可把地址信号从地址/数据复用引脚上分离出来，分离出来的地址信号称为地址总线。这时的地址锁存器由ALE引脚控制锁存，如图2-9。1．为什么要锁存地址2.常用的地址锁存芯片

8282/8383和74LS373都是三态输出锁存器，都可做地址锁存器。8282是正相输出，8283是反相输出。这里只介绍74LS373的引脚及功能，如图2-10。图2-1074LS373的引脚及功能

G为选通脉冲输入端，当G上的脉冲信号由高变低时，1D～8D的信号被锁存。是允许输出控制端，当为高时，输出端1Q～8Q呈高阻抗状态。表2-6介绍了74S373的引脚功能。表2-674LS373引脚功能

1D～8D数据输入1Q～8Q数据输出OE允许输出G选通

ALE接在G上，当ALE信号由高变低时，地址锁存器锁地址信号。在8086系统中，OE端总是接地，因此1Q～8Q一直保持地址信号的输出,直到重新输入信号为止。2.3.2数据总线

1．数据功率放大

CPU的地址/数据复用引脚在T2状态之后开始做数据信息传递。它可以直接做系统的数据总线。但由于CPU所控制的外部及存储芯片很多，CPU数据引脚只能驱动一个TTL电路，如果接多片存储器和接口，CPU的功率是不够的，这样就必须接数据功率放大器。把从CPU传递的数据，经过放大后，再传递给需要该数据的部件。但要求这种放大器是双向传送数据的。能进行数据双向传递的放大器，叫数据收发器。2．8286/8287双向数据收发器

8286/8287两者除8286是正向，8287是反向外，其他性能完全相同，如图2-11。图2-11

8286/8287内部结构及引脚功能

8086/8088可以组成在各种环境下使用的微型计算机系统。当MN/固定在+5V时，只由一片8086/8088组成系统环境，是最小模式。当MN/接地时，由多片处理器组成的系统环境，是最大模式。因此，两种模式是由硬件设定的。8086/8088组成系统相似，本节只介绍8086系统。

T（transmit）引脚是控制数据的传送方向。T为高时B0～B7为输出，A0～A7为输入。T为低时B0～B7为输入，A0～A7为输出。

为允许数据输出控制端，为低电平时，允许数据输出；为高电平时，8286/8287所有输出呈高阻状态。2.3.38086/8088最小模式和最大模式

1．8086的最小模式

8086最小模式典型系统结构如图2-12。在8086最小模式典型配置中，除8282（锁存器）及8286（总线驱动器或称数据放大器）外，还有一个时钟发生器8284，外接晶体的基本振荡频率为15MHz。

8284有3个功能：产生恒定的时钟信号，对准信号（READY）及复位信号（RESET）进行同步。

8086系统有20位地址总线。在组成最小模式系统时，其存储空间为1M字节，寻址范围是00000H～FFFFFH。

8086最小模式系统中，信号M/、和组合起来决定了系统中数据传输方式,其组合方式和对应功能如表2-7。表2-7最小模式数据传输方式2.8086的最大模

图2-13是8086最大模式典型系统结构。在最大模式中，增加了总线控制器8288，8086通过总线控制器8288形成各种总线周期，控制信号由8288提供，使总线控制能力更加完善。最大模式系统中，通常包含两个以上总线控制设备，一个是8086（8088）微处理器，其他一般是协处理器，协助CPU工作。由图中可看出，许多总线控制信号是通过总线控制器8288产生，不是由CPU直接给出。所以CPU中原先产生这些控制信号的引脚，就可以重新定义。重新定义后的引脚功能如表2-8所示。这些引脚大多用来作为支持多微处理器系统的用途。表2-8

最大/最小模式引脚定义

8288总线控制器利用CPU送给它的状态信号、、产生总线周期中所需要的全部控制信号表2-9。表2-9

﹑

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的编码与8288命令的对应关系返回本章目录2．48086最小模式的工作时序

8086CPU与存储器及外设端口进行数据交换时，需要执行一个总线周期。按照数据传送的方向，可分为CPU读操作和写操作两种。分析CPU的工作时序，能清楚了解CPU读和写的工作过程。在2.1.5节中介绍过每条指令的指令周期是不等长的，但每个指令都是由以下一些基本的总线周期组成：①CPU对存储器读和写总线周期；②CPU对输入输出接口的读和写总线周期；③中断响应周期。本节只介绍8086CPU最小模式下的三种基本总线周期。

一个读/写总线周期由四个T状态组成，但如果存储器速度较慢，CPU就要根据存储器送来的“未准备好”信号，在T3状态后面插入等待状态TW，从而延长总线周期。

2.4.18086与存储器的读/写时序

如图2-14

（a）、(b)所示，（a）图没有插入等待状态，(b)插入两个等待状态。在T1状态时，M/

为高电平表示CPU与存储器进行读/写操作，M/

信号有效电平一直保持到T4状态。ALE有效，AD0～AD15、A16/S3～A19/S7传送地址信号，在ALE的下降沿处，将地址信号锁存到地址锁存器中。BHE有效表明可访问数据总线的高8位，即可访问奇地址存储器。1．存储器读时序

图2-14

存储器读时序（a