常用加法器的比较

常用加法器的比较

所谓的加法过程是最重要、最基本的过程。所有其他基本的计算过程，包括减、乘、除、模乘，都可以概括为加法运行。但因为加法运算存在进位问题,使得某一位计算结果的得出和所有低于他的位相关。因此,为了减少进位传输所耗的时间,提高计算速度,人们设计了多种类型的加法器,如跳跃进位加法器(Carry-SKipAdders,CSKA)、进位选择加法器(Carry-SeLectAdders,CSLA)、超前进位加法器(Carry-LookaheadAdders,CLA)等。他们都是利用各位之间的状态(进位传递函数Q、进位产生函数P等)来预先产生高位的进位信号,从而减少进位从低位向高位传递的时间。在这里以16位加法器为例,对上述几种加法器中的串行进位加法器、超前进位加法器及改进型超前进位加法器的结构及性能做比较。1几种增强剂的结构和性能的比较1.1加法器的个数串行进位加法器的每一位加和值都依赖于上一位的进位信号,即进位信号是串行的经过加法器的每一位。所以进位链的长度与整个加法器的位数有关:加法器位数越宽,进位链越长,计算延迟越大。串行进位加法器的计算函数如下:sum=a⊕b⊕ccout=p|q&cip=a&bq=a|bsum=a⊕b⊕ccout=p|q&cip=a&bq=a|b串行进位加法器的进位链是串行的,进位链的长度直接与加法器的位宽有关。所以当加法器位宽很大时,进位计算的时延也将随之变得很大。1.2超前进位加法器级联超前进位加法器,不同于串行加法器,对于每一位的结果是否有进位,不需要等前一位的进位结果计算出来,而是只要输入A,B一旦到来,就可以经过一系列逻辑计算,同时计算出各位是否有进位。理论上讲,无论多少位的加法器都可以设计成超前进位加法器,可是,当位数大于4位的时候,超前进位逻辑就变得异常复杂,而失去的实用的意义,所在大多数做到4位。而多于4位的要求,就用多个超前进位加法器级联实现。首先做两个函数:进位产生函数Pi和进位传送函数Qi。Pi=Ai&Bi,Qi=Ai|Bi,则第0级进位,他的进位端C0就是电路的进位输入Ci。第1级,C1=P1|Q1C0;第2级,C2=P2|Q2C1=P2|Q2(P1|Q1C0)=P2|Q2P1|Q2Q1C0;第3级,C3=P3|Q3C2=P3|Q3(P2|Q2P1|Q2Q1C0)=P3|P2Q3|P1Q3Q2|Q3Q2Q1C0;第4级,C4=P4|Q4C3=P4|Q4(P3|P2Q3|P1Q3Q2|Q3Q2Q1C0)=P4|Q4P3|Q4P2Q3|Q4P1Q3Q2|Q4Q3Q2Q1C0(这里,PiQi代表Pi&Qi,下同)。这样经过函数Pi和函数Qi产生一级时延,经过计算C产生一级时延,则A,B输入一旦产生,首先经过两级时延算出第1轮进位值C′,不过这个值是不正确的。C′再次送入加法器,进行第2轮2级时延的计算,算出第2轮进位值C,这一次是正确的进位值。这里的4个4位超前进位加法器仍是串行的,所以一次计算经过4级加法器,一级加法器有2级时延,所以1次计算一共经过8级时延。相比串行加法器里的16级时延,速度提高很多。1.3下一级进位计算模块对于上述超前进位加法器,运算速度虽然比串行进位加法器快许多,但仍不是最优的,因为他还是没有脱离串行进位的模式。实际上,还可以将4个超前进位计算模块进一步组合,使当A,B及Ci信号到来的时候,就可以一步计算出各位间的进位信息。该模块输入P,Q,Pi=Ai&Bi,Qi=Ai|Bi,C0=Ci,输出进位结果C,及中间变量值QX1和PX1。其中:QX1=Q4Q3Q2Q1PX1=P4|Q4P3|Q4Q3P2|Q4Q3Q2P1其中PX,QX为下一级进位计算的输入。每经过1个进位计算模块,即经过2级门延时,4个模块的输出进入下一级计算又经过2级门延时,最后再返回这4个模块计算,又经过2级门延时。即一共经过6级时延,可以计算出16位的进位信息。改进的超前进位加法器的进位产生模块结构图如图1所示。其中:QX1=Q4Q3Q2Q1,QX2=Q8Q7Q6Q5QX3=Q12Q11Q10Q9,QX4=Q16Q15Q14Q13PX1=P4|Q4P3|Q4Q3P2|Q4Q3Q2P1PX2=P8|Q8P7|Q8Q7P6|Q8Q7Q6P5PX3=P12|Q12P11|Q12Q11P10|Q12Q11Q10P9PX4=P16|Q16P15|Q16Q15P14|Q16Q15Q14P13C4=PX1|QX1C0C8=PX2|QX2PX1|QX2QX1C0C12=PX3|QX3PX2|QX3QX2PX1|QX3QX2QX1C0C16=PX4|QX4PX3|QX4QX3PX2|QX4QX3QX2PX1|QX4QX3QX2QX1C01.4面积、延迟时间的比较在上面的讨论中,主要介绍加法器的设计原理,在具体设计时需要根据具体的应用环境和实现工艺确定采用哪一种加法器。加法器的性能可以从延迟、功耗、面积等方面进行分析。在这里,对3种电路进行逻辑综合,并从面积及时序的角度比较3种电路的性能。进行逻辑综合采用的是Synopsys公司的DesignAnalyzer,采用的工艺是0.18μm工艺元件库。综合约束时采用速度优先,让电路达到最大面积和最小延迟时间,再对他们在面积数和延迟时间进行比较。综合报告结果如表1所示:2超前进位加法器进位产生模块电路结构超前进位加法器经过上一步的改进后,速度性能有很大的改进,可是还有没有可能再进一步地改进,让其工作地更快,那就是采用流水技术。当一整块组合逻辑电路过于复杂,从而导致在这一电路中的时延过大时,可以考虑流水技术,将这块电路分割成几块比较小的电路,子电路的输出端用触发器分隔。这样就可以进一步提高电路的运算速度。加入流水技术的超前进位加法器进位产生模块电路结构如图2所示:在超前进位加法器的第一级与第二级进位运算之间加入一级流水,使其能够分别在1个时钟周期里完成运算。这样就将原本一共需要n个时间单位完成的运算,通过流水技术使第一级与第二级进位运算的时间片重叠,因而在理论上每n/2个时间单位里就可以流出一个正确的运算结果。电路的速度性能得到了进一步提高。电路综合结果如表2所示。这个技术还可以进一步应用到位数更大、进位链更长、电路更复杂的超前进位加法器当中,用2级,3级以至更多级流水线,确保将每一级进位链分隔开,这样电路就可以时延最大的那一级进位链的时延作为整个电路的时延(这个时延当然远远小于计算一次加法所需要的真正时延),与数据通路中的其他电路配合工作,从而不会因逻辑复杂而拖整块电路性能的“后腿”。电路在时钟的控制下,按节拍分级计算进位信号,最后得出正确结果。第一次计算的结果需要在N(N为流水级数)个里程周期后流出加法器,但从这以后,可以在每个周期送入一组加数,并流出一组计算结果。3速度和速度加法器电路的速度与面积是一对矛盾,对于前3种电路而言,从上表可以看出:要求速度就要牺牲面积;反之,减小面积就得增大时延。同时可以