微处理器的结构

第2章

IA-32结构微处理器

及其体系结构目录第二次作业第一部分总结第二部分总结第三次作业第三部分总结1教学目标了解微处理器的性能指标；掌握8086的内部结构和寄存器结构；掌握8086的引脚特性；掌握8086的总线周期和工作方式；了解8086的总线操作时序；掌握存储器的组织。主要内容：2.1

微处理器的主要性能指标2.2

8086/8088微处理器内容第一部分总结第二部分总结第三部分总结第二次作业第三次作业第四次作业§2.1微处理器的主要性能指标字长☆指令数运算速度☆访存空间☆高速缓存虚拟内存P33-341.字长(1)☆定义：指它在交换、加工和存放信息时，其信息位的最基本长度，由它决定了一次传送的二进制数的位数。(2)字长决定计算机的运算能力和运算精度(3)☆字长由微处理器对外数据通路的数据总线条数(通用寄存器位数)决定。P33对照P35表2-1外部数据通道寄存器宽度2.

指令数(1)指令是计算机完成某种操作的命令。(2)指令数愈多，表示该计算机的功能越强。(3)8086/8088的指令数是个基础数，后面推出的微处理器就在此基础上进行扩充，而成为8086/8088指令系统的母集。P33对照P35表2-1指令数3.

运算速度(1)运算速度是计算机完成任务的时间指标。(2)执行程序所用时间愈短，运算速度愈高。(3)☆寄存器加法指令作为基本指令，它的执行时间定义为基本指令执行时间。用微秒(μs)表示或每秒能执行多少基本指令表示。(4)运算速度单位：MIPS(百万条指令每秒)(5)☆基本指令执行时间：由CPU的时钟周期(主频)及所用时钟周期数决定。P334.

访存空间(1)定义：指由微处理器构建系统所能访问的存储单元数（或称存储容量）。(2)☆此单元数由地址总线条数决定。例如：20条地址线所能编出的地址码有

220=1048576种,由它分区的存储单元为

1048576个。P34对照P35表2-1访存空间地址宽度4.

访存空间－续(3)单位：字节、KB、MB、GB、TB等单位来表示。每个存储单元的二进制位容量用字节来表示，即：1字节(Byte)＝8位(bit)；

1KB≈1024(210)B；

1MB≈1024(220)KB；1GB≈1024(230)MB；

1TB≈1024(240)GB。P345.

高速缓存(Cache)主存储器工作速度比CPU慢一个数量级。故需要CPU与内存之间建立高速缓存。它先于内存与CPU交换数据，速度很快。从486就把Cache集成进CPU内部，并形成多级高速缓存结构。用L1、L2表示。P34对照P35表2-1内含或捆绑的Cache5.高速缓存(Cache)—续

L1Cache(一级缓存)：命中率80％一级缓存容量一般在32KB到256KB。

L2Cache(二级缓存)：命中率80％(总16％)

二级缓存容量一般在512K~6MB*2。二级缓存容量大小是CPU性能的重要指标。L3Cache(三级缓存)：有些高端CPU具备三级缓存容量Intel酷睿2i7至尊版8MB存储结构补充内容

6.

虚拟存储－内存管理技术使内存和外存形成一个有机整体，支持运行比内存容量大得多的程序。程序先放在外存中，在操作系统的统一管理和调度下，依次调入内存由CPU执行。

CPU看到的是一个速度接近内存却具有外存储器容量的假想存储器。P34虚拟内存设置补充内容一般设置成物理内存的1.5～2倍。存储层次结构补充内容

§2.28086/8088

微处理器采用DIP(双列直插式)封装，共40条引脚数据总线：8086－16位，8088－8位。地址总线：都是20位。

8086的低16位与数据总线复用8088的低8位与数据总线复用内存空间：可直接寻址1MB存储空间。总体介绍80888086AMDIntel8086补充内容2.2.18086的内部结构

2.2.28086的寄存器结构

2.2.38086的引脚2.2.48086与8088的比较2.2.58086时钟与总线周期概念2.2.68086/8088的工作方式2.2.78086/8088的总线操作时序2.2.8存储器的组织

2.2.9I/O端口组织

主要内容信息流通途径信息存放空间信息处理时间★★★★★★★2.2.18086

的内部结构★

8086内部由两部分组成：

执行部件（EU）主要负责：译码和执行指令。

总线接口部件（BIU）主要负责：读取指令、与外设的数据交换。P36-38计算实际地址练习题一.指令执行部件EU(ExecutionUnit)1、功能指令译码、执行指令。2、组成

(1)运算器算术逻辑运算单元ALU标志寄存器FLAGS暂存寄存器(2)通用寄存器组(3)

EU控制单元

3、工作过程

从BIU的指令队列取得指令、进行译码、执行指令

。

PSW:程序状态字(ProgramStatusWord)P36-37二.

总线接口部件BIU（BusInterfaceUnit）1、功能物理地址形成、取指令、指令排队、读／写操作数、总线控制。2、组成

(1)指令队列缓冲器(6字节)(2)16位指令指针寄存器IP(3)16位段地址寄存器(4)20位物理地址加法器(5)总线控制逻辑（实现总线的分时复用）3、工作过程

形成物理地址，发读信号(/RD)，取指令送入指令队列。P37-38

注意：执行转移、调用、中断和返回指令时，IP内容改变，BIU使指令队列复位，从指定的新地址取指令，并立即传送到执行单元执行，随后的指令填满指令队列。1、取指令到指令队列缓冲器，当缓冲器存入1条指令时，EU就开始执行。2、指令队列缓冲器只要有2个字节为空，BIU便自动执行取操作，直到填满。3、在EU执行指令过程中，若需要对存储器或I/O接口进行数据存取，则BIU在完成此取指令总线周期的下一总线周期进行。执行部件(EU)总线接口部件(BIU)Flags暂存寄存器ALU总线控制逻辑地址产生器

16位指令队列缓冲器

8位16位123456EU控制单元

CHDHDISPBPSIBHAHDLCLALBL通用寄存器

20位8086总线ALU数据总线地址总线数据总线DSSSESIPCS内部暂存器段寄存器

运算器

指令码P36存储器IO接口输入/输出设备ABDBCB地址总线数据总线控制总线微计算机的总线结构微处理器CPU存储器地址的分段存储器地址的分段物理地址的形成逻辑地址指针逻辑地址来源P38存储器地址的分段存储器的要求以字节为单位存储信息，每个存储单元有唯一的地址。0段000000FFFF100001FFFF

F0000FFFFF1段…15段64KB64KB64KB分段管理的原因

8086/8088系统的存储空间1M字节（即220，要20位物理地址），CPU内部寄存器只有16位（只能寻址64K字节）。整个存储中间分成许多逻辑段。补充内容P38分段管理的特点：每段容量不超过64K字节；段和段之间可以连续，也可以分开或重叠。存储单元的实际地址：段的起始地址+段内偏移地址IBMPC机规定段的首地址必须从每小段的首地址开始，机器规定每16字节为一小段，所以段起始地址必须能被16整除。…逻辑段1起点逻辑段2起点逻辑段3起点逻辑段4起点……逻辑段1≤64KB逻辑段2≤64KB逻辑段3≤64KB逻辑段4≤64KB00000FFFFF最大64KB,最小16B补充内容P38物理地址形成物理地址PA＝段基址×16十偏移地址段基址(段首址)：放在段寄存器中（CS、DS、ES、SS）偏移地址(有效地址EA)：从段地址开始的相对偏移位置（指令指针寄存器IP、依据寻址方式计算出的EA）物理地址PA：存储器的绝对地址，是CPU访问存储器的实际寻址地址。地址范围：00000~FFFFFHPA－PhysicalAddressEA－EffectiveAddress段基址

偏移地址

物理地址

+0000补充内容P38物理地址形成段基址

00001503210偏移地址150地址加法器物理地址190每段的起始地址，必须能被16整除，则其低4位一定为0。从段寄存器中取出段基址，将其左移4位，再与16位偏移地址相加，就得到了物理地址（由总线接口部件BIU的地址加法器完成）。补充内容P383、逻辑地址指针段首地址和段内偏移地址又都称为逻辑地址。段首地址和段内偏移地址组成了逻辑地址指针。格式为：段首地址:段内偏移地址物理地址=段首地址×16+段内偏移地址60004H60000H00H12H52HF5H46H0004H0000H段首址为6000H46H单元的逻辑地址指针：

6000H:0004H实际地址为60004HP38…M偏移地址实际地址4、逻辑地址来源IPCSSI,DI或BXDS

SPSS代码段数据段堆栈段取指令(IP)堆栈操作(SP)读/写存储器操作数或访问变量（由寻址方式决定）字符串寻址：源操作数放在DS:SI目的操作数放在ES:DI附加段SI,DI或BXES或BP例题:已知：CS=1055H，DS=250AH，ES=2EF0H，SS=8FF0H，各段在内存中的分布如图，数据段有一操作数，偏移地址为0204H。要求：

1)指出各段首实际地址

2)该操作数的物理地址=？10550H250A0H2EF00H8FF00H堆栈段代码段数据段附加段解:段首实际地址如图：操作数的物理地址为：250AH×10H+0204H=252A4H补充内容2.2.28086的寄存器结构★P38寄存器的作用存放运算过程中所需要的操作数地址、操作数及中间结果。寄存器的特点存取速度比存储器快得多。寄存器的分类通用寄存器组指针和变址寄存器段寄存器指令指针标志位寄存器AXBXCXDXAHBHCHDHALBLCLDL累加器基址寄存器计数寄存器数据寄存器通用寄存器15870CSDSSSES代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器段寄存器150SPBPSIDI堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器指针和变址寄存器150IPFLAGS指令指针寄存器标志寄存器指令指针标志寄存器150AXBXCXDXAHBHCHDHALBLCLDL15870累加器基址寄存器计数寄存器数据寄存器通用寄存器即可作为16位寄存器使用；又可作为8位寄存器使用。P40指针和变址寄存器SPBPSIDI堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器150SP:堆栈栈顶的偏移地址。P40隐含在堆栈操作中作堆栈指针SP不能隐含在间接寻址中作基址寄存器BP隐含不能隐含在字符串运算指令中作目标变址寄存器在间接寻址中作变址寄存器DI隐含不能隐含在字符串运算指令中作源变址寄存器在间接寻址中作变址寄存器SI隐含不能隐含在字乘法/除法指令中存放乘积高位或被除数高位或余数在间接寻址的输入/输出指令中作地址寄存器DX不能隐含在移位/循环移位指令中作移位次数寄存器CL隐含在串操作指令和LOOP指令中作计数器CX不能隐含隐含在间接寻址中作基址寄存器在XLAT指令中作基址寄存器BX隐含在十进制运算指令中作累加器；在XLAT指令中作累加器AL隐含在LAHF指令中作目标寄存器AH不能隐含隐含在I/O指令中作数据寄存器在乘法指令中存放被乘数或乘积，在除法指令中存放被除数或商

AX，AL隐含性质特殊用途寄存器名寄存器的特殊用途段寄存器CSDSSSES代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器150用途：存放各段的段首地址。P40指令指针寄存器IPIP(PC)150指令指针寄存器IP：指令指针寄存器(InstructionPointerRegister)PC:程序计数器(Programcounter)IP:存放要执行的下一条指令在代码段的偏移地址。则要执行的下一条指令的实际地址:CS*16+IP。P41标志寄存器PSW(FLAGS)1511109876543210OFDFIFTFSFZFAFPFCF状态标志(6个)：

CF、PF、AF、

ZF、SF、OF控制标志(3个)：

TF、IF、DF

FLAGS(PSW)150状态标志寄存器PSW:程序状态字(ProgramStatusWord)P40CF(CarrvFlag)：进位标志位本次运算中最高位有进位或借位时，CF＝1。

PF

(ParityFlag)：奇偶校验标志位本次运算结果低8位中有偶数个“1”时，PF＝1；有奇数个“1”时，PF＝0。AF(AuxiliaryFlag)：辅助进位标志位本次运算中低4位向高4位进位或借位时，AF＝1。

AF一般用在BCD码运算中，判断是否需要十进制调整。1511109876543210OFDFIFTFSFZFAFPFCFP40ZF(ZeroFlag)：全零标志位本次运算结果为0时，ZF＝1，否则，ZF＝0。SF(SignFlag)：符号标志位本次运算结果最高位为1时，SF=1，否则，SF＝0。即反映了本次运算结果是正还是负。OF(OverflowFlag)：溢出标志位本次运算中产生溢出时，OF＝1。对带符号数，字节范围为-128~+127，字范围为-32768~+32767，超过此范围为溢出。1511109876543210OFDFIFTFSFZFAFPFCFP40例将5394H与－777FH两数相加，并说明其标志位状态。－777FH的原码为1111011101111111B

补码为10001000

10000001B0101001110010100B10001000

10000001B（－777FH的补码）1101110000010101B+运算结果的补码为：1101110000010101B原码为：1010001111101011B，即为－23EBH并置标志位为：CF=0、PF=0、AF=0、ZF=0、SF=1、OF=01511109876543210OFDFIFTFSFZFAFPFCF补充TF

(TrapFlag)：单步标志位调试程序时，可设置单步工作方式，TF＝1时，则每执行完一条指令，就自动产生一次内部中断，使用户能逐条跟踪程序进行调试。IF

(InterruptFlag)：中断标志位

IF＝1时，允许CPU响应可屏蔽中断；当IF＝0时，即使外部设备有中断申请，CPU也不响应。由STI指令可使IF标志位置“1”，由CLI指令可使IF标志位置“0”。1511109876543210OFDFIFTFSFZFAFPFCFP40DF(DirectionFlag)：方向标志位控制串操作指令中地址指针变化方向，若在串操作指令中，DF＝0，地址指针自动增量，即由低地址向高地址进行串操作；若DF＝1，地址指针自动减量，即由高地址向低地址进行串操作。由STD指令可使DF标志位置“1”，由CLD指令可使DF标志位置“0”。1511109876543210OFDFIFTFSFZFAFPFCFP40第二章(第一部分)总结

性能指标：字长、运算速度、访存空间。P33－34

EU包括：运算器、通用寄存器、EU控制单元运算器：ALU、状态标志FLAG、暂存器通用寄存器：AXBXCXDXSPBPSIDIBIU包括：地址产生器、段寄存器、总线控制逻辑、指令队列缓冲器、指令指针寄存器IP。

段寄存器：CS、DS、SS、ES

逻辑地址、实际地址P36－41第二次作业2.2.38086的引脚特性DIP(双列直插式)封装，共40条引脚数据总线16条，地址总线20条。地址/数据,地址/状态为分时复用工作方式不同,24~31引脚功能不同MN/MX=1，最小工作方式，括号外MN/MX=0，最大工作方式，括号内P418086的引脚8086引脚按其特性可分为5类：

地址/数据总线★

地址/状态总线★

控制总线

2、3、

5、6、

7

★

电源和地线

其他控制线图P41－428086GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDRESETREADYTESTINTA(QS1)ALE(QS0)DEN(S0)DT/R(S1)M/IO(S2)

WR(LOCK)HLDA(RQ/GT1)HOLD(RQ/GT0)RDMN/MXBHE/S7A19/S6A18/S5A17/S4A16/S3VCC(+5V)AD15123456789101112131415161718192040393837363534333231302928272625242322218086的引脚(带括号的为最大工作方式下的功能)★★★★★★★P418086GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDRESETREADYTESTINTA

(QS1)ALE(QS0)DEN

(S0)DT/R

(S1)M/IO

(S2)

WR

(LOCK)HLDA

(RQ/GT1)HOLD

(RQ/GT0)RDMN/MXBHE/S7A19/S6A18/S5A17/S4A16/S3VCC(+5V)AD15123456789101112131415161718192040393837363534333231302928272625242322218086的引脚(带括号的为最大工作方式下的功能)P418086和8088引脚的区别

8088GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND

VCCA15A16/S3A17/S4A18/S5A19/S6SS0(HIGH)MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)IO/M(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET34288086GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGND

VCCAD15A16/S3A17/S4A18/S5A19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET34288088的28引脚：为了和8080/8085兼容补充内容

16条地址/数据线分时复用；三态；双向分时复用：在总线周期T1状态，A15~A0；在总线周期T2~T4状态，D15~D0；三态双向：传送地址时三态输出；传送数据时三态双向输入／输出；在存储器直接存取(DMA)时，高阻状态。1、AD15~AD0(AddressDataBus)P41总线周期的概念2.A19/S6~A16/S3(Address/Status)4条地址/状态总线输出、三态

地址线：访问存储器时使用；访问I/O接口时不使用，即A19～A16=0。分时复用：在总线周期T1状态，A19~A16+A15~A0输出地址信息；在总线周期T2~T4状态，S6~S3输出状态信息。DMA时，高阻态。S4S3指示当前使用哪一个段寄存器;S5用来指示中断允许标志IF的状态;S6始终保持低电平。P41S4S3当前正在使用的段寄存器00

ES

01

SS10

CS

11

DSDMA：存储器直接存取3.控制总线：

(1)BHE/S7：高8位数据允许/状态线(输出，三态)在T1状态，此引脚指出高8位数据总线上数据有效，用AD0引脚指出低8位数据线上数据有效。在T2～T4状态，S7输出状态信息(在8086芯片设计中，S7末赋于实际意义)，DMA时，高阻态。P41－42AD15~AD8AD7~AD0

从奇地址开始读/写一个字（共占用两个总线周期，第1个总线周期将低8位数据送AD15~AD8，第2个总线周期将高8位数据送AD7~AD0）1

00

1AD15~AD8从奇地址单元或端口读/写一个字节10AD7~AD0从偶地址单元或端口读/写一个字节01AD15~AD0从偶地址开始读/写一个字00所用数据线

数据格式AD0BHEBHE和AD0的代码组合及对应的数据格式补充内容解释SELA0~A18高位(奇数)库512K×8D7~D0SELA0~A18低位(偶数)库512K×8D7~D0(8)(8)(19)A19~A1A0BHE8086存储器的高、低位库与总线的连接D7~D0D15~D8P56总线周期的概念时钟周期：CPU的基本时间计量单位，为主频的倒数，一个时钟周期又称为一个状态T。总线周期：CPU访问(读或写)一次存储器或I/O接口所花的时间，称为一个总线周期。一个基本的总线周期，由T1、T2、T3、T4组成。总线周期T2T1T3T4时钟周期P44(2)RD：读控制信号（输出、三态）★

接内存或I/O端口的输出允许引脚。(3)READY：准备就绪信号（输入）★接收来自内存或I/O端口向CPU发来的响应信号。低电平时，自动插入一个或多个等待周期TW；变为高电平后，进行数据传输。

接内存或I/O端口的BUSY状态输出引脚。图控制总线P42OE引脚(OutEnable)CPUD0~D7A0~A10A13D0~D7A0~A10CS2KBRAMD0~D7A0~A10CS2KBRAMDBABA14RDWRWEOEOEWE控制总线

(4)TEST：测试信号（输入）执行WAIT指令时将测试此引脚的状态。TEST=1，处于等待状态，继续测试此引脚；注：等待期中允许外部中断,中断返回到WAIT指令。TEST=0，可继续执行被暂停执行的指令。通常与8087算术协处理器的BUSY引脚相连。遇协处理器指令,由协处理器执行,使此引脚为1,8086可并行工作,执行结束使此引脚为0。当8086需要协处理器操作结果时，需用WAIT指令，协处理器操作完成后，此引脚为0。P42多处理器多处理器系统P49控制总线－中断请求☆(5)

INTR：可屏蔽中断请求信号(输入)

IF=1：允许中断

IF=0：请求被屏蔽接中断逻辑电路或中断控制器的中断请求引脚。(6)

NMI：非屏蔽中断请求信号(输入)上升沿触发(低

高)接检测电路或其他异常中断的中断请求信号。P42控制总线

(7)RESET：复位信号(输入)★8086复位信号至少维持4个时钟周期才能起到复位效果，复位信号输入之后：

CPU结束当前操作；对处理器的标志寄存器F、IP、DS、SS、ES寄存器及指令队列进行清零操作；将CS设置为FFFFH。当复位信号变为低电平时，CPU便从FFFF0H开始执行程序，执行系统的启动操作。P42控制总线(8)CLK：时钟脉冲信号（输入）时钟信号为方波信号，占空比约为33%，即1/3周期为高电平，2/3周期为低电平。

高电平低电平

通常，8086的时钟信号由外接的时钟发生器8284A提供。P42电源和地线4.电源和地线：

VCC＋5V电源(10%范围)；

2条GND－地5.其他控制线

24--31引脚是控制信号线，它们的定义根据8086的工作方式来确定。P422.2.48086与8088的比较图相同：EU、指令系统、寻址空间及程序设计方法差别：(1)外部数据总线：8088-8条，8086-16条

(2)指令队列：8088-4字节，取1个字节；

8086-6字节，取2个字节；

(3)引脚特性：①AD15~AD8的定义②34号引脚③28号引脚总线周期

一个P43个人电脑

1980年8月12日，IBM推出型号为IBM5150的电脑，这是公认的个人电脑诞生标志。售价:1565美元。

配置：4.77MHz的intel8088微处理器、64KB内存。2.2.58086的时钟和总线周期概念时钟发生器8284A：提供系统时钟信号(主频)。时钟周期:CPU执行指令的时间刻度(主频倒数)总线周期：CPU访问(读或写)一次存储器或I/O接口所花的时间。★若执行数据输出，则称为“写”总线周期；若执行数据输入，则称为“读”总线周期。P43－458086－－5MHz－200ns8086-1－10MHz－100ns1.8284A时钟信号发生器振荡源：石英晶体或TTL脉冲发生器。作用：提供频率恒定的时钟信号(主频)。对外界输入的RDY和RES信号,经时钟下降沿同步后对8086输出READY和RESET信号。频率：CLK为振荡源频率的1/3。P43－448284A的引脚功能与8086CPU的连接

P442.总线周期★时钟周期：CPU的基本时间计量单位，为主频的倒数，一个时钟周期又称为一个状态T。总线周期：CPU访问(读或写)一次存储器或I/O接口所花的时间，称为一个总线周期。一个基本的总线周期，由T1、T2、T3、T4组成。总线周期T2T1T3T4时钟周期P44总线周期主要内容典型BIU总线周期★等待状态TW★空闲状态TI★P44－45典型BIU总线周期★T1：CPU－－－－－－－－→总线。写周期：T2～T4

：CPU－－－→总线。读周期：T2：总线浮空(CPU：写→读)；

T3～T4：总线－－－→CPU。

实现了地址/数据、地址/状态总线的分时复用。输入数据输出数据存储单元或I/O端口地址P44典型的BIU总线周期波形图

T1T2T3T4TwTIT1T2T3总线周期总线周期空闲周期地址输出数据输入地址输出数据输出地址/数据总线(交叉变化的双线)缓冲浮空读周期写周期CLKP45等待状态TW★READY：由存储器或I/O接口在T3前发出。目的：协调CPU与M、I/O接口之间的速度差异TW

：READY=0，CPU在T3后插入一个或多个TW周期,总线维持T3;当READY=1时,进入T4。P44总线周期T2T1T3TwaitT4采样采样空闲状态TI★只有在CPU和内存或I/O接口之间传输数据，以及填充指令队列时才执行总线周期。若在一个总线周期后，不立即执行下一个总线周期，系统总线就处于空闲周期TI：高4位：CPU仍然驱动前一个总线周期的状态信息低16位：写周期：继续驱动数据信息。读周期：使其处于浮空状态。P44－45空闲周期，读周期后低16位浮空P45进入空闲周期，写周期后所有位，仍然驱动以前状态。T1T2T3T4TwTIT1T2T3总线周期总线周期空闲周期地址输出数据输入地址输出数据输出缓冲浮空读周期写周期CLK2.2.68086的工作方式★最小工作方式：指系统中只有8086一个微处理器，总线控制信号由8086直接产生，最小模式用在规模较小的8086系统中。部分引脚☆最大工作方式：指系统中包含两个或多个微处理器，主处理器是8086，其余处理器称为协处理器，总线控制信号主要由总线控制器8288产生，用于大中型规模的8086系统。P45－52最小方式不支持协处理器。存储器和I/O控制信号全部由8086CPU产生。最大方式支持协处理器。CPU的部分信号线被用作协处理器的控制，因此需要由8288总线控制器来产生这些控制信号。Intel8087协处理器：用于浮点运算。两种工作方式的区别补充内容

最小方式P451.最小方式最小方式：33脚MN/MX接+5V，高电平。最小方式系统结构：(配置)8284A时钟发生器(1片)－必用8282/8283地址锁存器(2~3片)－必用8286/8287总线收发器(2片)－可选

(外设多,需要增加驱动时选用)最小方式主要内容(1)8282(74LS373)/8283的应用(2)8286(74LS245)/8287的应用(3)最小方式下，24~31号引脚

①

②

⑥

★P45－488086最小方式典型系统结构地址总线8086时钟发生器8284AVcc

MN/MX••控制总线数据总线地址锁存器ALE地址/数据8282DENDT/R••CLKREADYRESETBEHA16~A19AD15~AD0VccRDYRES等待状态产生器总线收发器8286STBOETOEP45(1)

8282(74LS373)/8283的应用8位带锁存的单向三态不反相/反相的缓冲器。功能：用来锁存T1状态发出的地址信号。封装形式：DIP-20（P46

图2-9）STB：锁存选通信号，接ALE。OE=0输出；一般OE端接地。

OE=1不输出，输出端处于高阻态。IBM选74LS373(同8282)为地址锁存缓冲。最小方式8282P46STBOEDI0DI1DI2DI3DI4DI5DI6DI7DO0DO1DO2DO3DO4DO5DO6DO7DQCLKGNDVCC12345678191817161514131291110208282/74LS373

STB=1地址锁存OE=1不输出OE=0地址输出8282不反相8283反相

8位带锁存的单向三态缓冲器单向三态输出电路P46ALE下降沿地址锁存AEB≥1≥1G1G2T1T2BAEVDD单向三态输出电路电路图符号图E=1时：A=1→B=1A=0→B=0E=0时：A=1→B=高组态

A=0→B=高组态补充内容

8283P468282/74LS373

STBOEDI0DI1DI2DI3DI4DI5DI6DI7DO0DO1DO2DO3DO4DO5DO6DO7DQCLKGNDVCC1234567819181716151413129111020STBOEDI0DI1DI2DI3DI4DI5DI6DI7DO0

DO1

DO2

DO3

DO4

DO5

DO6

DO7DQCLKGNDVCC1234567819181716151413129111020(2)

8286(74LS245)/8287的应用8位双向三态不反相/反相的缓冲器。(P47图2-10)对数据总线进行功率放大，并作收/发器使用。OE为允许输出控制信号，接8086的DEN(数据有效)T为传送方向控制信号，接8086的DT/R(数据发/收)IBM选74LS245(同8286)为数据总线的功率放大器和收/发器。最小方式8286P46－478286/74LS245

8位双向三态缓冲器8286不反相8287反相TOEA0A1A2A3A4A5A6A7B0B1B2B3B4B5B6B7或非门OE－允许输出控制T－传送方向控制OE=1不输出OE=0输出当OE=0时：

T=1A→B发送

T=0B→A接收P478287TOEA0A1A2A3A4A5A6A7B0B1B2B3B4B5B6B7P47TOEA0A1A2A3A4A5A6A7B0B1B2B3B4B5B6B78286/74LS245(3)

最小方式下，24~31号引脚①M/IO：存储器/输入输出控制信号(输出、三态)接到存储器芯片或接口芯片的CS片选端。★高电平－访问存储器。低电平－访问外设。②

WR：写控制信号(输出、三态)★有效时间为写周期的T2，T3和TW。接内存或I/O端口的写入允许引脚WE。P47WE引脚(WriteEnable)(3)

最小方式下，24~31号引脚③HOLD：总线保持请求信号(输入)总线控制部件－－－－－－－－→

CPU

接DMA控制器

(高电平请求控制，低电平CPU收回)④HLDA：总线保持应答信号(输出)－接DMA控制器CPU－－－－－－→

总线控制部件若CPU允许让出总线,在当前总线周期完成时,于T4或TI的下一状态发出HLDA,让出总线控制权。CPU其他具有三态功能的总线浮空。请求占用总线的控制信号应答信号DMA(DirectMemoryAccess)在每个时钟脉冲的上升沿，CPU对HOLE引脚进行采样。P47(3)

最小方式下，24~31号引脚⑤INTA：中断响应信号(输出)－和INTR配合使用IF=1，

CPU－－－→外部中断源(接中断控制器)第1个负脉冲－－通知外部中断源请求得到允许；第2个负脉冲－－外设向数据总线送中断类型码n。⑥ALE：地址锁存允许信号(输出)★(接地址锁存器)任何一个T1状态，ALE输出有效电平。CPU－－→

地址锁存器8282(74LS373)。两个负脉冲地址最小方式8282时序P47－48在每条指令的最后一个时钟周期，CPU对INTR引脚进行采样。8086中断响应信号及时序

T1T2T3T4T1T2T3第一个中断响应周期第二个中断响应周期CLKINTAAD0-7中断类型码n

浮空通知外部中断源请求得到允许外设向数据总线送中断类型码nP48T4中断类型码n=0~255(3)

最小方式下，24~31号引脚⑦DEN：数据允许信号(输出、三态)接到数据总线收/发器的OE端。此信号在每个访问存储器或I/O的周期和中断响应周期都有效。⑧

DT/R：数据收/发控制信号(输出、三态)接数据收发器(T端)时，控制数据传送方向。高电平－数据发送，低电平－数据接收。最小方式8286P482.最大方式最大方式：33脚MN/MX接地，低电平。主处理器：8086或8088；协处理器：8087－专用于数值计算(提高运算速度)

如：高精度、浮点运算、超越函数

8089－专用于输入/输出处理(提高效率)特点：增加了总线控制器8288；

8286总线收发器为必选件(功率放大)。最大方式P48－528086数据总线地址总线地址锁存器控制总线8284A8288ALECLK8282GNDMN/MXCLKREADYRESETVccRDYRES等待状态产生器BEHA16~A19AD15~AD0S2S1S0S2S1S0DENDT/RLOCKN.C总线收发器8286

8086最大方式典型系统结构多处理器系统最小方式总线控制器P49多处理器系统P49(1)

最大方式下，24~31号引脚①S2,S1,S0：总线周期的状态信号(输出、三态)指示CPU总线周期操作类型，送到8288产生控制命令无无源状态111MWTC,AMWC写内存周期011MRDC读内存周期101MRDC取指令周期001无暂停110IOWC,AIOWCI/O写周期010IORCI/O读周期100INTA发中断响应周期0008288控制命令总线周期S0S1S2最大方式P508288产生的控制命令8288

INTA：中断响应信号(输出)－和INTR配合使用

IORC：读IO命令；IOWC：写IO命令；

AIOWC：超前写IO命令；超前一个时钟周期发出，控制速度较慢的外设时，将得到一个额外的时钟周期去执行写操作。

MRDC：读存储器；MWTC：写存储器；

AMWTC：超前写存储器命令。P52(1)

最大方式下，24~31号引脚②QS1,QS0：指令队列状态信号(输出)组合起来提供前一个时钟周期中指令队列的状态。以便外部对8086BIU中的指令队列的动作跟踪。多处理器系统无操作从队列缓冲器取出指令的第一个字节队列为空从队列缓冲器取出第二个字节及其以后部分01010011含

义QS0QS1P50(1)

最大方式下，24~31号引脚③RQ/GT1,RQ/GT0(双向，三态)

：总线请求输入/总线允许输出信号：相当于最小方式下的HOLD和HLDA一对信号的作用，即外部设备请求时为输入，CPU响应时为输出。多处理器系统P50(1)

最大方式下，24~31号引脚④LOCK：总线封锁信号(输出，三态)低电平时，CPU独占总线，封锁其他占用总线。由指令前缀LOCK产生，执行完指令，自动撤销。作用：避免多个处理器使用共有资源产生冲突。8086的2个中断响应脉冲之间，此信号有效，以防其他总线主部件在中断响应过程中占有总线而使一个完整的中断响应过程被间断。P50

总线控制器8288最大模式下，8288总线控制器产生某些CPU不再提供的控制信号。8288根据8086状态信号产生的控制和命令信号：

ALE：地址锁存信号；INTA：中断响应信号；

DEN：数据允许信号；DT/R：数据收/发信号；

MRDC、MWTC、IORC、IOWC：读写信号；

AIOWC、AMWC：超前写信号。最大方式8288P50－52S0S1S2CLKAENCENIOBDT/RDENMCE/PDENALEMRDCMWTCAMWCIORCIOWCAIOWCINTA控制逻辑命令信号产生器控制信号产生器

状态译码器状态输入控制输入命令输出信号总线控制信号总线控制器8288P5180868284A[练习]：★当WR=1，RD=0，IO/M=0时，表示CPU当前正在进行__________操作。读存储器当WR=0，RD=1，IO/M=1时，表示CPU当前正在进行__________操作。写IO端口2.2.78086的总线操作时序时序：CPU各引脚信号在时间上的关系。最小方式下：总线读操作时序；总线写操作时序。读操作时序写操作时序读操作时序1写操作时序1P52－548086的总线操作：★1.一个总线周期，至少由4个时钟周期(T1~T4)组成。2.在T1期间，地址/数据和地址/状态总线，分别输出地址信息，同时输出地址锁存允许信号ALE。3.外部电路利用ALE把地址信号锁存到地址锁存器中,即可在锁存器的输出端得到20位地址信号。4.在读周期，在T4和前一个状态交界的下降沿处，CPU对数据总线进行采样，获得总线上的数据。5.在写周期,CPU从T2把数据送到总线上并维持到T4。总线操作小节M/IORD总线周期T1T4T20－读I/O，1－读内存AD15~AD0DT/R地址输出状态输出READYALE地址输出数据输入浮空DENA19/S6~A16/S3下降沿锁存T3TW采样BHE/S7

BHE输出S7状态输出数据允许信号数据发/收信号(接8286的T端)接8286的OE端接M和I/O芯片①②②③④⑤⑥⑦⑦⑧⑨⑩P53M/IORD总线周期T1T4T20－读I/O，1－读内存AD15~AD0DT/R地址输出状态输出READYALE地址输出数据输入浮空DENA19/S6~A16/S3T3TW采样BHE/S7

BHE输出S7状态输出数据允许信号数据发/收信号(接8286的T端)接8286的OE端接M和I/O芯片①②②③④⑤⑥⑦⑦⑧⑨⑩P53M/IOWR总线周期T1T4T20－写I/O，1－写内存AD15~AD0DT/R地址输出状态输出READYALE地址输出数据输出DENA19/S6~A16/S3T3BHE/S7

BHE输出S7状态输出P54M/IOWR总线周期T1T4T20－写I/O，1－写内存AD15~AD0DT/R地址输出状态输出READYALE地址输出数据输出DENA19/S6~A16/S3T3BHE/S7

BHE输出S7状态输出P54第二章(第二部分)总结

引脚特性：地址/数据、地址/状态、控制总线。

BHE/S7RDREADYINTRNMIRESET

总线周期：时钟周期、基本总线周期典型总线周期、等待状态、空闲状态最小工作方式：配置、23－31号引脚。

M/IOWRALE

最大工作方式：配置。总线操作：最小工作方式下读和写操作。P41－562.2.8

存储器的组织存储器的标准结构实际地址和逻辑地址★堆栈★P56－601.

存储器的标准结构存储器的标准结构：按字节组织排列成一个个单元，每个单元用一个唯一的地址码表示。存放地址指针：偏移量--低地址单元段基址--高地址单元两种存放规则：规则存放：从偶地址开始存放。非规则存放：从奇地址开始存放。存储器P56高位库和低位库8086CPU的1MB内存空间被分为两个512KB的存储体(存储库)，分别叫做高位库和低位库。高位库：和D15~D8相连，单元地址均为奇数；低位库：和D7~D0相连，单元地址均为偶数；地址线A0和控制线BHE用于库的选择，分别接到每个库的选择端SEL。地址线A19~A1同时接到两个库的存储器芯片上，以寻址每个存储单元。图示选择P56SELA0~A18高位(奇数)库512K×8D7~D0SELA0~A18低位(偶数)库512K×8D7~D0(8)(8)(19)A19~A1A0BHE8086存储器的高、低位库与总线的连接8088D7~D0D15~D8P56A0~A19存储体1M×8D7~D0(8)(20)A19~A08088存储器与总线的连接P5700H01H02H03H04H05H06H07H08H09H0AH0BH0CH0DH0EH0FH地址12H31HC0H74H68H45H2BH32HA6H1FH36H06HFBH7AHD2H13H内容地址为00H的双四字：13D27AFB06361FA6322B456874C03112H地址为0AH的双字：7AFB0636H地址为06H的四字：7AFB06361FA6322BH地址为0CH的字：7AFBH地址为04H的字：6874H地址为0FH的字节：13HP24逻辑地址源有效地址CS,DS,ESSS作为基址寄存器使用的BPDI无ES目的数据串SICS,ES,SSDS源数据串有效地址CS,ES,SSDS变量(下面情况除外)SP无SS堆栈操作IP无CS取指令偏移地址可使用的段基址正常使用的段基址存储器操作涉及的类型约定使用段可超越段P582.

实际地址和逻辑地址★实际地址(物理地址PA)：CPU和存储器进行数据交换的时使用的地址。能唯一代表存储单元地址。逻辑地址：产生实际的两个地址分量：段首址和段内偏移量(有效地址EA)。指令中只使用逻辑地址。注意：一个存储单元只有唯一编码的实际地址；一个实际地址可对应多个逻辑地址。逻辑地址两个分量有固定的搭配关系。图示P57－580000H0001H0002H0003H0004H0005H0006H0007H0008H0010H0011H0012H0013H0014H0015H偏移量12H31HC0H74H68H45H2BH32HA6H36H06HFBH7AHD2H13H内容实际地址11230H11231H11232H11233H11234H11235H11236H11237H11238H11240H11241H11242H11243H11244H11245H段首址段首址………15H05H1123H1124HP583.

堆栈★堆栈图内存中一个按FILO方式操作的特殊区域。每次压栈和退栈均以WORD为单位

SS：堆栈段地址，SP：段内偏移，

SS:SP构成了堆栈指针。堆栈用于存放返回地址、过程参数或需要保护的数据。常用于响应中断、子程序调用或参数传递。例题★P58－60规定由SS指示堆栈段的段基址，堆栈指针SP始终指向堆栈的顶部，用堆栈深度来表示堆栈的容量大小

。堆栈的最高地址叫栈底。SPSS堆栈段进栈方向退栈方向栈底栈顶P59子程序调用为实现程序正确的返回，需将断点地址和主程序中的一些数据暂存起来。断点地址：调用指令CALL的下一条指令的地址。执行CALL时，自动将CS和IP值推入堆栈。当子程序执行到RET时，自动将入栈的断点地址返回IP和CS中，可以继续执行主程序。－－自动完成主程序一些数据：运行子程序时可能要被冲掉的一些CPU内部寄存器的数据。这些数据需要由入栈指令PUSH推入堆栈暂存，子程序执行完毕，应用出栈指令POP将他们弹回原来的寄存器。－－编程完成图示P59子程序调用示意图(a)主程序调子程序；主程序IP继续执行主程序执行子程序转子程序压栈弹出返回主程序I