电工电子技术及应用 课件 第十一章 触发器及时序逻辑电路

11.1双稳态触发器11.2时序逻辑电路11.1双稳态触发器双稳态触发器是组成时序逻辑电路的基本单元电路，其输出端有两种可能的稳定状态：０态或１态。按逻辑功能可分为ＲＳ触发器、ＪＫ触发器、Ｄ触发器和Ｔ触发器等。１１．１．１基本ＲＳ触发器将两个与非门的输出端、输入端相互交叉连接，就构成了基本ＲＳ触发器，如图１１．１．１（ａ）所示，图１１．１．１（ｂ）所示为它的逻辑符号正常工作时，Ｑ和的逻辑状态相反。通常用Ｑ端的状态来表示触发器的状态。当＝0时，称触发器为０态或复位状态，当Ｑ＝１时，称触发器为１态或置位状态。下面分四种情况来讨论触发器的逻辑功能。（１）设触发器原状态为０态，即根据触发器的逻辑图，Ｑ＝０送到门Ｇ２的输入端，从而保证了；而送到门Ｇ１的输入端，与共同作用，又保证了Ｑ＝０。因此触发器仍保持了原来的０态。设触发器原状态为１态，即送到门Ｇ１的输入端，从而保证了Ｑ＝１；而Ｑ＝１送到门Ｇ２的输入端，与共同作用，又保证了因此触发器仍保持了原来的１态。可见，无论原状态为０还是为１，当均为高电平时，触发器具有保持原状态的功能，也说明触发器具有记忆０或１的功能。正因如此，触发器可以用来存放一位二进制数。（２）当ＲＤ＝０时，无论原来Ｑ的状态如何，都有所以触发器置为０态。因而端称为置０端或复位端。触发器置０后，无论变为１或仍为０，只要保持高电平触发器保持０态。（３）无论的状态如何，都有Ｑ＝１，所以，触发器被置为１态。一旦触发器被置为１态之后，只要保持不变，即使Ｄ由０跳变为１，触发器仍保持１态。端称为置１端或置位端。（４）无论触发器原来状态如何，只要同时为０，都有不符合Ｑ和，为相反的逻辑状态的要求。一旦Ｄ由低电平同时跳变为高电平，由于门的传输延迟时间不同，使得触发器的状态不确定。据此得到基本ＲＳ触发器的逻辑状态表，如表１１．１．１所示。在图１１．１．１（ｂ）所示的逻辑符号中，输入端靠近方框处画有小圆圈，其含义是负脉冲置位或复位，即低电平有效。也有采用正脉冲来置位或复位的基本ＲＳ触发器，其逻辑符号中输入端靠近方框处没有小圆圈。基本ＲＳ触发器，虽然具有记忆和置０、置１功能，可以用来表示或存储一位二进制数码，但由于基本ＲＳ触发器的输出状态受输入状态的直接控制，使其应用范围受到限制。因为一个数字系统中往往有多个触发器，有时要求用统一的信号来指挥各触发器同时动作，这个指挥信号叫“时钟脉冲”。有时钟脉冲控制的触发器叫可控触发器。１１．１．２时钟控制的ＲＳ触发器时钟控制的ＲＳ触发器及其逻辑符号如图１１．１．２所示。后面两个与非门Ｇ１、Ｇ２构成基本ＲＳ触发器；前面的两个与非门Ｇ３、Ｇ４组成控制电路，通常称为控制门，以控制触发器翻转的时刻。Ｃ为时钟脉冲ＣＰ输入端，为直接复位端或直接置０端，为直接置位端或置１端，它们不受时钟脉冲ＣＰ的控制，端线处的小圆圈表明低电平有效，因此不用时应使其为１态。由图可见，当ＣＰ端处于低电平，即ＣＰ＝０时，将Ｇ３、Ｇ４封锁。这时不论Ｒ和Ｓ端输入何种信号，Ｇ３、Ｇ４输出均为１，基本ＲＳ触发器的状态不变。当ＣＰ端处于高电平，即ＣＰ＝１时，Ｇ３、Ｇ４打开，输入信号通过Ｇ３、Ｇ４的输出去触发基本ＲＳ触发器。下面分析ＣＰ＝１时触发器的工作情况：Ｒ＝０，Ｓ＝１，Ｇ３输出低电平０，从而使Ｇ１输出高电平1，即Ｑ＝1；Ｒ＝1，Ｓ＝0，这时将使触发器置０；当Ｒ＝Ｓ＝０时，Ｇ３、Ｇ４的输出全都为1，触发器的状态不变。但当Ｒ＝Ｓ＝１，Ｇ３、Ｇ４的输出均为０，违背了基本ＲＳ触发器的输入条件，应禁止。因此，对时钟控制的ＲＳ触发器来说，Ｒ端和Ｓ端不允许同时为１。一般用Ｑｎ表示时钟脉冲到来之前触发器的输出状态，称为初态，Ｑｎ＋１表示时钟脉冲到来之后触发器的输出状态，称为次态。根据上述分析可列出时钟控制的ＲＳ触发器逻辑状态表，如表１１．１．２所示。时钟控制的ＲＳ触发器在ＣＰ＝０期间，无论Ｒ和Ｓ如何变化，触发器输出端状态都不变。而在ＣＰ＝１期间，若Ｒ或Ｓ发生多次变化则会引起触发器状态的多次变化。而边沿触发器的状态变化只发生在时钟脉冲的上升沿或下降沿时刻。１１．１．３ＪＫ触发器ＪＫ触发器是一种功能比较完善，应用极为广泛的触发器。不同的内部电路结构具有不同的触发特性，可以用逻辑符号加以区分。图１１．１．３所示为ＣＰ下降沿触发的ＪＫ触发器的逻辑符号。它有一个直接置位端一个直接复位端两个输入端Ｊ和Ｋ，Ｃ端为时钟脉冲输入端，靠边框的小圆圈代表下降沿触发，即ＣＰ＝１时，触发器输出状态不变，ＣＰ由１跳变为０时，触发器输出状态依据Ｊ和Ｋ端的状态而定。若Ｃ端处无小圆圈，则表明在ＣＰ的上升沿触发。表１１．１．３所示为ＪＫ触发器的逻辑状态表。

由逻辑状态表可知，ＪＫ触发器的逻辑功能为（１）当Ｊ＝０，Ｋ＝０时，时钟脉冲触发后，触发器的状态不变，即如果现态为１，时钟脉冲触发后，触发器状态仍为１态。若现态为０，时钟脉冲触发后，触发器状态仍保持０态。也即Ｊ和Ｋ都为０时，触发器具有保持原状态的功能。（２）当Ｊ＝０，Ｋ＝１时，无论触发器原来是何种状态，时钟脉冲触发后，输出均为０态；当Ｊ＝１，Ｋ＝０时，时钟脉冲触发后，输出均为１态。即Ｊ、Ｋ相异时，时钟脉冲触发后，输出端同Ｊ端状态。（３）当Ｊ＝１，Ｋ＝１时，时钟脉冲触发后，触发器状态翻转，即若原来为１态，时钟脉冲触发后，触发器状态变为０；若原来为０态，时钟脉冲触发后，触发器状态变为１态。也即来一个触发脉冲，触发器状态翻转一次，说明它具有计数功能。此时，触发器从逻辑功能上可称为Ｔ′触发器，Ｔ′触发器在每来一个脉冲时，翻转一次。Ｊ＝Ｋ时的触发器从逻辑功能上可称为Ｔ触发器。当Ｔ＝０时，每来一个脉冲时，触发器保持原来状态；当Ｔ＝１时，每来一个脉冲时，触发器翻转一次。为了扩大ＪＫ触发器的使用范围，常常做成多输入结构，各同名输入端为与逻辑关系。１１．１．４Ｄ触发器Ｄ触发器也是一种应用广泛的触发器。图１１．１．４所示为Ｄ触发器的逻辑符号。Ｄ为输入端，为直接置位端，为直接复位端，在ＣＰ的上升沿触发（若Ｃ端有小圆圈，则表示下降沿触发）。表１１．１．４所示为其逻辑状态表。１１．２时序逻辑电路电路在某一时刻的稳定输出，不仅与当前的输入有关，还与电路过去的状态有关，把这种电路称为时序逻辑电路。在结构上，时序逻辑电路除包含组合逻辑电路部分外，还包含存储电路（锁存器或触发器）。计数器就是一种典型的时序逻辑电路，是用来累计输入脉冲数目的逻辑部件。在数字逻辑系统中，需要对输入脉冲的个数进行计数或对脉冲信号进行分频、定时，以实现数字测量、运算和控制。因此计数器是数字系统中一种基本的数字部件。计数器的种类很多，按计数脉冲的作用方式可分为异步计数器和同步计数器。按计数的功能可分为加法计数器、减法计数据和可逆计数器。按进位制可分为二进制、十进制和任意进制计数器。二进制计数器是指在输入脉冲的作用下，计数器按自然态序循环经历２ｎ个独立状态（ｎ为计数器中触发器的个数），因此又可称为模２ｎ进制计数器，即模数：Ｍ＝２ｎ。计数器可以由ＪＫ或Ｄ触发器构成，目前广泛应用的是各种类型的集成计数器。１１．２．１计数器计数原理及基本电路

图１１．２．１所示为由Ｄ触发器组成的异步计数器。它的结构特点是：各级触发器的时钟来源不同，除第一级时钟脉冲输入端由外加时钟脉冲控制外，其余各级时钟脉冲输入端与其前一级的输出端相连。各触发器动作时刻不一致，所以称为异步计数器。每来一个时钟脉冲，Ｄ触发器（逻辑功能等同于Ｔ触发器）状态翻转一次。下面分析它的工作过程。

由于外加时钟脉冲接第一级的时钟脉冲输入端，因此每来一个时钟脉冲的下降沿，触发器Ｑ０的状态翻转。当Ｑ０由１变０时，Ｑ１才翻转，其他情况下Ｑ１均不变。同理，只有当Ｑ１从１变为０时，Ｑ２状态才翻转。假设计数器初始状态为Ｑ２Ｑ１Ｑ０＝０００，第一个时钟脉冲的下降沿到达后，电路由０００翻转为００１。当第二个ＣＰ下降沿到达后，计数器由００１翻转为０１０，……，依此类推，经过８个计数脉冲后，计数器状态又恢复为０００，即完成了一个计数循环，得其状态表如表１１．２．１所示。由表可见，该电路是一个异步三位二进制加法计数器。由以上分析可得出如下结论；（１）三级触发器组成的计数器，经８个计数脉冲，计数器状态循环一次，所以又称为八进制计数器（或称模８计数器）。因而，ｎ个触发器串联，可组成模数为２ｎ的计数器。（２）每来一个ＣＰ脉冲，计数器的状态加１，所以叫加法计数。若将三个触发器按图１１．２．２所示的方法连接，则构成异步减法计数器。其工作过程请读者自行分析。

由上述分析可知，要构成异步二进制加法或减法计数器，只需用具有Ｔ功能的触发器构成计数器的每一位，最低位时钟脉冲输入端接用来计数的时钟脉冲源ＣＰ，其他位触发器的时钟输入端则接到与它相邻低位的Ｑ端或

端，是接Ｑ端还是

端，应视触发器的触发方式和计数功能而定。如果构成加法计数器，且触发器为下跳沿触发，则相邻低位作由１到０变化时，其Ｑ端正好作比它高一位触发器所需的由１到０跳变的计数脉冲输入，因此该位时钟脉冲输入端应接相Ｑ端；如果构成计数器的触发器为上跳沿触发，则刚才的加法计数器变为减法计数器，减法计数器变为加法计数器，具体工作过程请读者自行分析。

异步计数器的优点是结构简单，缺点是各触发器信号逐级传递，需要一定的传输延迟时间，因而计数速度受到限制，为此可采用同步二进制计数器。为了提高计数器的工作速度，可将计数脉冲同时加到计数器中各个触发器的时钟脉冲输入端，使各触发器的状态变换与计数脉冲同步，再将各输入端适当连接，ｎ个触发器就可组成模数为２ｎ的同步加减计数器或十进制计数器。

十进制计数器是在二进制计数器的基础上得出的，用四位二进制数来代表十进制数的每一位，所以也称为二—十进制计数器，使用最多的是８４２１ＢＣＤ码十进制计数器。采用８４２１ＢＣＤ码，要求计数器从００００开始计数，到第９个计数脉冲作用后变为１００１，输入第１０个计数脉冲后，又返回到初始状态００００，即计数器状态经过１０个脉冲循环一次，实现“逢十进一”。１１．２．２常用中规模集成计数器中规模集成计数器种类较多，使用也十分广泛，它可分为同步计数器和异步计数器两大类，通常的ＭＳＩ计数器为ＢＣＤ码十进制计数器或四位二进制计数器，这些计数器的功能较完善，还可自扩展，如常用的集成同步四位二进制加法计数器有７４ＬＳ１６１、７４ＬＳ１６３、７４ＬＳ１９１、７４ＬＳ１９３；同步十进制加法计数器有７４１６０、７４ＬＳ１９０；异步四位二进制加法计数器有７４ＬＳ２９３；异步二—五—十进制计数器有７４ＬＳ２９０等。

７４ＬＳ２９０的引线端子图如图１１．２．３所示，７４ＬＳ１６１是同步的可预置四位二进制加法计数器，图１１．２．４所示为它的引线端子图。１．异步集成计数器７４ＬＳ２９０功能７４ＬＳ２９０是异步二—五—十进制计数器，Ｒ０（１）和Ｒ０（２）是清零输入端，高电平有效；Ｓ９（１）和Ｓ９（２）是置“９”输入端，其高电平使电路输出状态为１００１。清零和置“９”信号只要有效就可实现相应功能，不必等待时钟脉冲，因而叫做异步清零和置“９”。ＣＰ０和ＣＰ１是它的两个时钟脉冲输入端。引脚２和引脚６是空脚。只输入计数脉冲ＣＰ０时，由Ｑ０输出，为二进制计数器，计数状态为０和１；只输入计数脉冲ＣＰ１时，由Ｑ３Ｑ２Ｑ１输出，计数状态从０００开始加计数到１００，为五进制计数器；将Ｑ０端与ＣＰ１连接，输入计数脉冲ＣＰ０时，计数状态从００００开始加计数到１００１，为十进制计数器。２．同步集成计数器７４ＬＳ１６１的功能Ｑ３、Ｑ２、Ｑ１、Ｑ０为计数器输出端，ＲＣＯ为进位输出端；ＥＰ、ＥＴ为控制（使能）输入端，为清零控制端，为预置控制端，Ａ０～Ａ３依次为数据输入端的低位至高位。（１）“异步清零”。当时，使各触发器清成零状态，由于这种清零方式不需与时钟脉冲ＣＰ同步就可直接完成，称为“异步清零”。（２）“同步预置”。当且在ＣＰ上升沿时可将相应的数据置入各触发器，由于将预置Ａ０～Ａ３数据置入相应触发器Ｑ３、Ｑ２、Ｑ１、Ｑ０需有ＣＰ时钟脉冲相配合，因此称为“同步预置”。（３）保持。当且控制输入端ＥＰ、ＥＴ中有一个为“０”电平，此时无论有无计数脉冲输入，各触发器的输出状态均保持不变。（４）计数。当计数器进行四位二进制加法计数。当同步计数器累加到“１１１１”时，溢出进位输出端ＲＣＯ送出高电平。１１．２．３任意进制计数器的构成目前常用的计数器主要是二进制和十进制，当需要任意进制的计数器时，只能将现有的计数器改接而得。下面介绍两种改接方法。以Ｎ表示已有中规模集成计数器的进制，以Ｍ表示待实现计数器的进制。若Ｍ＜Ｎ，只需一片集成计数器，如果Ｍ＞Ｎ，则需多片集成计数器实现。１．Ｍ＜Ｎ的情况在Ｎ进制计数器的顺序计数过程中，设法跳过Ｎ－Ｍ个状态，