2013 数字电路设计试卷答案_第1页
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文档简介

2、解答问题时，请给出必要的步骤，并注意结构完整；4、模拟部分和数字部分分别计分。11一、((四二四二一A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；C.综合就是将行为描述逻辑转换成门级结构表示的一个映射过程；映射关系是唯一的。2．不完整的IF语句，其综合结果可实现A。A.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路5．下列表达式中正确的是C1．相对于VHDL，VerilogHDL在语法结构方面更加灵活，同时对于不同的行为抽象级别），出不仅取决于当前状态，还取决于输入；另一种称为Moore状态机，其时序逻辑„„);1input„„.;2output„„；3rega,b„„；„„..)„„..)8a=„„.；9b=„„.；1．请利用行为描述的方式设计一个1位D触发器，包括一个异步清零端clr，一个时钟接入端clk，一个数据输入端d，一个数据输出端q，一个数据输出反向端qb；基于此，利INinputd,clk,clr;inputIN,clk,clrb;D_FFD1(IN,clrb,clk,Q[0],),D2(Q[0],clrb,clk,Q[1],),D3(Q[1],clrb,clk,Q[2],),CLKCLKif(!clr)D3(Q[2],clrb,clk,Q[3],);+XYinputRST,CLK,X;Y<=Y^X;），inputrst,clk;if(!clr)if(!clr)2．设计一个密码锁，密码控制电路由一个密码校验模块和时序控制模块组成。打开密码锁），超过30s，则自动清零，需重新按“#”号开启下一个开锁过程；如果在30s以内，密码输入完毕，则按“OK”按钮（送往密码校验模块和时序控制模块），当密码校验模块返回密码正确，则密码锁被打开，直到密码箱关闭并送给时序控制模块close信号；如果p1“#”电平（电平信号，高电平有效，手离开按钮信号消失）p2“OK”电平（电平信号，高电平有效，手离开按钮信号消失）一个时钟周期以内）VeriVeri2）为了实现密码管理功能增强，约定密码校验时，最多只能连续输入3次错误密码，否则

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