可编程逻辑器件应用系统设计

第3章可编程逻辑器件应用系统设计3.1可编程逻辑器件应用系统设计概述3.2可编程逻辑器件的相关软件3.3可编程逻辑器件的应用设计实例习题习题参考答案1/14/20241

引言

可编程逻辑器件有两大主要特点：其一是由用户通过软件进行配置和编程，从而完成某种特定的功能，且可以反复擦写；其二在修改和升级PLD时，不需额外地改变PCB，只是在计算机上修改和更新程序，使硬件设工作成为软件开发工作，缩短了系统设计的周期，提高了实现的灵活性并降低了本钱。1/14/20242

引言

可编程逻辑器件中的FPGA现场可编程门阵列是在PAL、GAL、EPLD等可编程器件的根底上进一步开展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的缺乏，又克服了原有可编程器件门电路数有限的缺点。FPGA采用了逻辑单元阵列LCA(LogicCellArray)这样一个新概念，内部包括可配置逻辑模块CLB(ConfigurableLogicBlock)、输入/输出模块IOB(InputOutputBlock)和内部连线(Interconnect)3个局部。1/14/20243

引言

FPGA的根本特点主要有如下几点：(1)采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。(2)

FPGA可做其他全定制或半定制ASIC电路的中试样片。(3)

FPGA内部有丰富的触发器和I/O引脚。(4)

FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。(5)

FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。1/14/20244

引言

可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最正确选择之一。目前FPGA的品种很多，有ALTERA公司的Stratix系列、XILINX公司的Virtex系列、TI公司的TPC系列等。FPGA的应用可分为3个层面：电路设计、产品设计、系统设计。1/14/20245

引言

1．电路设计中FPGA的应用连接逻辑、控制逻辑是FPGA早期发挥作用比较大的领域也是FPGA应用的基石。事实上在电路设计中应用FPGA的难度还是比较大的，这要求开发者要具备相应的硬件知识(电路知识)和软件应用能力(开发工具)。1/14/20246

引言

2．产品设计把相对成熟的技术应用到某些特定领域如通信、视频、信息处理等，开发出满足行业需要并能被行业客户接受的产品，这主要是FPGA技术和专业技术的结合问题，另外，与专业客户的界面问题产品设计还包括专业工具类产品及民用产品，前者重点在性能，后者对价格敏感产品设计以实现产品功能为主要目的。FPGA因为具备接口、控制、功能IP、内嵌CPU等特点有条件实现一个构造简单、固化程度高、功能全面的系统产品设计将是FPGA技术应用最广阔的市场，具有极大的爆发性的需求空间。1/14/20247

引言

3．系统级应用系统级的应用是FPGA与传统的计算机技术结合，实现一种FPGA版的计算机系统如用XilinxV-4,V-5系列的FPGA，实现内嵌POWERPCCPU，然后再配合各种外围功能，实现一个根本环境，在这个平台上运行Linux等系统，这个系统也就支持各种标准外设和功能接口(如图像接口)了，这对于快速构成FPGA大型系统来讲是很有帮助的。1/14/20248

引言

应用实例采用了Cyclone

Ⅱ的通信控制器模块1/14/20249

引言

采用了CycloneⅢ的专业播送高清摄像机1/14/202410

引言

CycloneⅢ的嵌入式系统开发套件1/14/202411

引言

StratixFPGA的应用领域1/14/2024123.1可编程逻辑器件应用系统设计概述

3.1.1可编程逻辑器件的开展现状及趋势数字集成电路由早期的电子管、晶体管、中小规模集成电路，开展到超大规模集成电路以及许多具有特定功能的专用集成电路。但是，随着微电子技术的开展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路(ASIC)芯片，而且希望ASIC的设计周期尽可能短，最好是在实验室里就能设计出适宜的ASIC芯片，并且立即投入实际应用，因而出现了现场可编程逻辑器件(FPLD)，其中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)，使得可编程逻辑器件逐渐成为微电子技术开展的主要方向。1/14/2024133.1可编程逻辑器件应用系统设计概述

3.1.1可编程逻辑器件的开展现状及趋势1．可编程逻辑器件技术的开展可编程逻辑器件出现于20世纪70年代，是一种半定制逻辑器件，它给数字系统的设计带来了革命性的变化。早期的可编程逻辑器件只有可编程只读存储器(PROM)、紫外线可擦除可编程只读存储器(EPROM)和电可擦除可编程只读存储器(EEPROM)3种。由于结构的限制，它们只能完成简单的数字逻辑功能。1/14/2024143.1可编程逻辑器件应用系统设计概述

3.1.1可编程逻辑器件的开展现状及趋势其后，出现了一类结构上稍复杂的可编程芯片，即可编程逻辑器件(PLD)，它能够完成各种数字逻辑功能。典型的PLD由一个“与〞门和一个“或〞门阵列组成，而任意一个组合逻辑都可以用“与-或〞表达式来描述，所以PLD能以乘积和的形式完成大量的组合逻辑功能。这一阶段的产品主要有PAL(可编程阵列逻辑)和GAL(通用阵列逻辑)。这些早期的PLD器件的一个共同特点是可以实现速度特性较好的逻辑功能，但其过于简单的结构也使它们只能实现规模较小的电路。1/14/2024153.1可编程逻辑器件应用系统设计概述

3.1.1可编程逻辑器件的开展现状及趋势为了弥补这一缺陷，20世纪80年代中期，Altera和Xilinx分别推出了类似于PAL结构的扩展型CPLD(ComplexProgrammab1eLogicDvice)和与标准门阵列类似的FPGA(FieldProgrammableGateArray)，它们都具有体系结构和逻辑单元灵活、集成度高及适用范围宽等特点。这两种器件兼容了PLD和通用门阵列的优点，可实现较大规模的电路，编程也很灵活；同时与门阵列等其他ASIC相比，它们又具有设计开发周期短、设计制造本钱低、开发工具先进、标准产品无须测试、质量稳定，以及可实时在线检验等优点，因此被广泛应用于产品的原型设计和产品生产(一般在10

000件以下)之中。几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGA和CPLD器件。1/14/2024163.1可编程逻辑器件应用系统设计概述

3.1.1可编程逻辑器件的开展现状及趋势FPGA与CPLD都是可编程逻辑器件，它们是在PAL、GAL等逻辑器件的根底之上开展起来的。同以往的PAL、GAL等相比较，FPGA/CPLD的规模比较大，它可以替代几十甚至几千块通用IC芯片，这样的FPGA/CPLD实际上就是一个子系统部件。这种芯片受到世界范围内电子工程设计人员的广泛关注和普遍欢送。经过多年的努力，许多公司都开发出了多种可编程逻辑器件，比较典型的就是Altera公司的CPLD器件系列和Xilinx公司的FPGA器件系列，它们开发较早，占用了较大的PLD市场。1/14/2024173.1可编程逻辑器件应用系统设计概述

3.1.1可编程逻辑器件的开展现状及趋势2．可编程逻辑器件的分类1)按集成度来区分(1)简单PLD逻辑门数500门以下，包括PROM、PLA、PAL和GAL等器件。(2)复杂PLD芯片集成度高，逻辑门数500门以上，或以GAL22V10作参照，集成度大于GAL22V10，包括EPLD、CPLD、FPGA等器件。1/14/2024183.1可编程逻辑器件应用系统设计概述

3.1.1可编程逻辑器件的开展现状及趋势2)从编程结构来区分(1)乘积项结构PLD包括PROM、PLA、PAL、GAL、EPLD和CPLD等器件。(2)查找表结构PLD，FPGA属此类器件。1/14/2024193.1可编程逻辑器件应用系统设计概述

3.1.1可编程逻辑器件的开展现状及趋势3)从互连结构来分(1)确定型PLD确定型PLD提供的互连结构，每次用相同的互连线布线，其时间特性可以确定预知(如由数据手册查出)，是固定的，如CPLD。(2)统计型PLD统计型结构是指设计系统时，其时间特性是不可以预知的，每次执行相同的功能时，却有不同的布线模式，因而无法预知线路的延时，如Xilinx公司的FPGA器件。1/14/2024203.1可编程逻辑器件应用系统设计概述

3.1.1可编程逻辑器件的开展现状及趋势4)从编程工艺来区分(1)熔丝型PLD如早期的PROM器件，编程过程就是根据设计的熔丝图文件来烧断对应的熔丝，获得所需的电路。(2)反熔丝型PLD如OTP型FPGA器件，其编程过程与熔丝型PLD相类似，但结果相反，在编程处击穿漏层使两点之间导通，而不是断开。1/14/2024213.1可编程逻辑器件应用系统设计概述

3.1.1可编程逻辑器件的开展现状及趋势(3)

EPROM型PLDEPROM是可擦可编程只读存储器(ErasablePROM)的英文缩写，EPROM型PLD采用紫外线擦除，电可编程，但编程电压一般较高，编程后，下次编程前要用紫外线擦除上次编程内容。在制造EPROM型PLD时，如果不留用于紫外线擦除的石英窗口，也就成了OTP器件。1/14/2024223.1可编程逻辑器件应用系统设计概述

3.1.1可编程逻辑器件的开展现状及趋势(4)

EEPROM型PLDEEPROM是电可擦可编程只读存储器(ElectricallyErasablePROM)的英文缩写，与EPROM型PLD相比，不用紫外线擦除，可直接用电擦除，使用更方便，GAL器件和大局部EPLD，CPLD器件都是EEPROM型PLD。1/14/2024233.1可编程逻辑器件应用系统设计概述

3.1.1可编程逻辑器件的开展现状及趋势(5)

SRAM型PLDSRAM是静态随机存储器(StaticRadomAccessMemory)的英文缩写，可方便快速地编程(也称配置)，但掉电后，其内容即丧失，再次上电需要重新配置，或加掉电保护装置以防掉电，大局部FPGA器件都是SRAM型PLD。1/14/2024243.1可编程逻辑器件应用系统设计概述

3.1.1可编程逻辑器件的开展现状及趋势3．可编程逻辑器件的开展趋势先进的ASIC生产工艺已经被用于FPGA的生产，越来越丰富的处理器内核被嵌入到高端的FPGA芯片中，基于FPGA的开发成为一项系统级设计工程。随着半导体制造工艺的不同提高，FPGA的集成度将不断提高，制造本钱将不断降低，其作为替代ASIC来实现电子系统的用途将日趋明显。功能上从最初的单纯FPGA开展到内嵌CPU、DLL等的SOPC，工艺上从最初的0.5m向45nm开展。1/14/2024253.1可编程逻辑器件应用系统设计概述

3.1.1可编程逻辑器件的开展现状及趋势可编程逻辑器件的开展趋势如下。(1)向大容量、低电压、低功耗方向开展。(2)向系统级高密度方向开展。(3)向高速可预测延时方向开展。(4)向数模/混合可编程方向开展。(5)向多功能、嵌入式模块方向开展。(6)向SOPC方向开展。1/14/2024263.1可编程逻辑器件应用系统设计概述

3.1.2常用可编程逻辑器件

可编程逻辑器件生产商主要为Altera和Xilinx两家公司，它们引领着FPGA的开展潮流，主导着FPGA的开展方向。另外几家颇具竞争力的可编程逻辑器件供给商分别是Lattice、Actel、Atmel、AMD、AT&T、Cypress、Intel、Motorola、Quicklogic、TI等。1/14/2024273.1可编程逻辑器件应用系统设计概述

3.1.2常用可编程逻辑器件

Altera是最大可编程逻辑器件供给商之一，主要产品有MAX3000/7000、FLEX10K、APEX20K、ACEX1K、Cyclone、Stratix等。其中Cyclone系列属于低本钱FPGA，它包括Cyclone、Cyclone

Ⅱ、CycloneⅢ(和LS)以及CycloneIV(E和GX)；Stratix系列属于高端FPGA，它包括StratixGX、Stratix

Ⅱ

GX、StratixⅢ(L和E)、StratixIV(E，GX和GT)以及StratixV(E，GX，GS，GT)，其中两种较新型的FPAG芯片如图3.2所示。Altera系列产品相应的开发软件为MaxplusⅡ和QuartusⅡ。1/14/2024283.1可编程逻辑器件应用系统设计概述

3.1.2常用可编程逻辑器件

1/14/2024293.1可编程逻辑器件应用系统设计概述

3.1.2常用可编程逻辑器件

1/14/2024303.1可编程逻辑器件应用系统设计概述

3.1.2常用可编程逻辑器件

Xilinx的产品种类较全，主要有XC9500/4000、Spartan、Coolrunner(XPLA3)、Virtex等。相应的开发软件为Foundition和ISE。1/14/2024313.1可编程逻辑器件应用系统设计概述

3.1.2常用可编程逻辑器件

Lattice是ISP技术的创造者，与Altera和Xilinx相比，其开发工具比Altera和Xilinx略逊一筹，其中小规模PLD比较有特色，不过其大规模PLD、FPGA的竞争力还不够强。主要产品有ispLSI2000/5000/8000、MACH4/5、ispMACH4000等。1/14/2024323.1可编程逻辑器件应用系统设计概述

3.1.2常用可编程逻辑器件

ACTEL是反熔丝PLD的领导者，由于反熔丝PLD抗辐射，耐上下温，功耗低，速度快，所以在军品和宇航级产品上有较大优势。主要产品有IGLOO、ProASIC、Axcelerator等。1/14/2024333.2可编程逻辑器件的相关软件

3.2.1Quartus

Ⅱ

Quartus

Ⅱ是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL及AHDL(AlteraHardwareDescriptionLanguage)等多种设计输入形式，内嵌自有的综合器及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus

Ⅱ可以在XP、Linux及UNIX等操作系统上使用，除了可以使用Tcl脚本完成设计流程外，还提供了完善的用户图形界面设计方式。Quartus

Ⅱ软件具有运行速度快，界面统一，功能集中，易学易用等特点。1/14/2024343.2可编程逻辑器件的相关软件

3.2.1Quartus

Ⅱ

1/14/2024353.2可编程逻辑器件的相关软件

3.2.1Quartus

Ⅱ

Quartus

Ⅱ支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。Quartus

Ⅱ对第3方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第3方EDA工具。此外，Quartus

Ⅱ通过和DSPBuilder工具与MATLAB/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统(SOPC)开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。1/14/2024363.2可编程逻辑器件的相关软件

3.2.1Quartus

Ⅱ

Altera的Quartus

Ⅱ可编程逻辑软件属于第4代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、MentorGraphics、Synopsys和Synplicity等EDA供给商的开发工具相兼容，改进了软件的LogicLock模块设计功能，增添了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。1/14/2024373.2可编程逻辑器件的相关软件

3.2.1Quartus

Ⅱ

目前，Quartus

Ⅱ的最新版本为Quartus

ⅡV10.0，可支持Altera28nmStratix®VFPGA系列，并拥有许多新的生产效率特性，这些特性使广阔设计团队能够获得更快速的时序逼近，从而缩短产品推出市场的时间。1/14/2024383.2可编程逻辑器件的相关软件

3.2.1Quartus

Ⅱ

Quartus

ⅡV10.0支持Altera最近推出的StratixVGX和StratixVGSFPGA。StratixVGXFPGA主要针对那些拥有背板和光模块支持的集成12.5Gbps收发器的高性能、高带宽应用，针对具有业界首个可变精度(DSP)模块的高性能数字信号处理应用。Quartus

Ⅴ

10.0包括了许多对软件高级布局及布线算法、TimeQuest时序分析仪和PowerPlay电源技术的增强功能。这些增强功能使StratixVFPGA客户能够获得业界领先的编译时间、90%以上逻辑使用、快速时序逼近和最低总功耗。1/14/2024393.2可编程逻辑器件的相关软件

3.2.1Quartus

Ⅱ

Quartus

ⅡV10.0新增特性：(1)

Quartus

ⅡV10.0支持Altera为带宽而打造的高性能新器件。Quartus

ⅡV10.0支持集成了12.5-Gbps收发器的Stratix®VGX和GSFPGA。StratixVGXFPGA适用于高性能和宽带应用。(2)今后的Quartus

Ⅱ软件版本还将支持局部重新配置功能，StratixVFPGA所具有的特性降低了功耗和本钱，减小了电路板面积，提高了逻辑规划效率。1/14/2024403.2可编程逻辑器件的相关软件

3.2.1Quartus

Ⅱ

(3)

Quartus

ⅡV10.0进一步发挥了Quartus

Ⅱ软件的效能优势，这主要表达在下面几个方面。①在高密度设计中，编译时间比最相近竞争产品快2～3倍。②新的收发器工具包提供实时收发器接口和误码率测试功能。③扩展快速重新编译支持，进一步缩短了编译时间，更好地保存了时序。④增强QXP文件，为设计重用建立并维持内部定制知识产权(IP)库。⑤新的自助效劳许可中心，为需要的所有软件和IP许可提供一站式效劳。1/14/2024413.2可编程逻辑器件的相关软件

3.2.1Quartus

Ⅱ

Quartus

ⅡV10.0的其他增强功能。(1)新的“启动向导〞简化了Synopsys设计约束(SDC)输入。(2)新的IP和扩展IP根本套装。Quartus

ⅡV10.0版支持新的万兆以太网介质访问控制(MAC)和XAUIPHYMegaCore功能。订购版中以IP根本套装的形式提供新的DDR2/DDR3控制器MegaCore功能，支持ALTMEMPHY和UNIPHY。(3)扩展综合支持。Quartus

Ⅱ软件提供更灵活的HDL语言结构，增强了VHDL-2023支持，继续保持了在语言支持上的领先优势。1/14/2024423.2可编程逻辑器件的相关软件

3.2.1Quartus

Ⅱ

(4)增强配置支持。业界标准四方串行外设接口(SPI)闪存器件以及增强比特流压缩方法，更迅速的完成配置。(5)扩展操作系统(OS)支持。这是Quartus

Ⅱ软件网络版在10.0中首次为Linux提供支持。Quartus

Ⅱ软件现在支持Windows7，除了支持10版之外，还增加了SUSEEnterprise11。(6)增强Quartus

Ⅱ软件GUI，可在LinuxOS平台上更自然直观的界面。1/14/2024433.2可编程逻辑器件的相关软件

3.2.1Quartus

Ⅱ

Quartus

ⅡV10.0支持的新器件。(1)

StratixVGX/GSFPGA系列。增加了对EP5SGXA3、EP5SGXA4、EP5SGXA5、EP5SGXA7、EP5SGXB5、EP5SGXB6、EP5SGSB7和EP5SGSB8器件的高级支持。(2)

StratixIVGX/EFPGA系列。增加了EP4SGX70/110和EP4SE820的器件编程(POF)支持。(3)

CycloneIVE/GXFPGA系列。增加了引出和器件编程(POF)支持。1/14/2024443.2可编程逻辑器件的相关软件

3.2.1Quartus

Ⅱ

(4)

ArriaIIGXFPGA系列。增加了对I3器件的支持。(5)

HardCopyIVGXASIC系列。对HC4GX35和HC4GX25的全面交付支持。(6)高级支持。包括编译和引出支持。(7)编程支持。包括编译、引出和器件编程(POF)支持。1/14/2024453.2可编程逻辑器件的相关软件

3.2.2Nios

Ⅱ

首先要明确的是，Nios

Ⅱ是一个用户可配置的通用RISC嵌入式处理器。自Altera于2000年推出第1代16位Nios处理器以来，已经交付了13

000多套Nios开发套件，Nios成为最流行的软核处理器，随后Altera正式推出了Nios

Ⅱ系列32位RSIC嵌入式处理器。1/14/2024463.2可编程逻辑器件的相关软件

3.2.2Nios

Ⅱ

Nios

Ⅱ系列软核处理器是Altera的第2代FPGA嵌入式处理器，其性能超过200DMIPS，Altera的Stratix、StratixGX、Stratix

Ⅱ和Cyclone系列FPGA全面支持Nios

Ⅱ处理器，以后推出的FPGA器件也将支持Nios

Ⅱ。1/14/2024473.2可编程逻辑器件的相关软件

3.2.2Nios

Ⅱ

Nios

Ⅱ系列包括3种产品，分别是：Nios

Ⅱ/f(快速)——最高的系统性能，中等FPGA使用量；Nios

Ⅱ/s(标准)——高性能，低FPGA使用量；Nios

Ⅱ/e(经济)——低性能，最低的FPGA使用量。这3种产品具有32位处理器的根本结构单元——32位指令大小，32位数据和地址路径，32位通用存放器和32个外部中断源；使用同样的指令集架构(ISA)，100%二进制代码兼容，设计者可以根据系统需求的变化更改CPU，选择满足性能和本钱的最正确方案，而不会影响已有的软件投入。1/14/2024483.2可编程逻辑器件的相关软件

3.2.2Nios

Ⅱ

特别要指出的是，Nios

Ⅱ系列支持使用专用指令。专用指令是用户增加的硬件模块，它增加了算术逻辑单元(ALU)。用户能为系统中使用的每个Nios

Ⅱ处理器创立多达256个专用指令，这使得设计者能够细致地调整系统硬件以满足性能目标。专用指令逻辑和本身Nios

Ⅱ指令相同，能够从多达2个源存放器取值，可选择将结果写回目标存放器。同时，Nios

Ⅱ系列支持60多个外设选项，开发者能够选择适宜的外设，获得最适宜的处理器、外设和接口组合，而不必支付根本不使用的硅片功能。1/14/2024493.2可编程逻辑器件的相关软件

3.2.2Nios

Ⅱ

Nios

Ⅱ系列能够满足任何应用32位嵌入式微处理器的需要，客户可以将第1代Nios处理器设计移植到某种Nios

Ⅱ处理器上，Altera将长期支持现有FPGA系列上的第1代Nios处理器。另外，Altera提供了一键式移植选项，可以升级至Nios

Ⅱ系列。Nios

Ⅱ处理器也能够在HardCopy器件中实现，Altera还为基于Nios

Ⅱ处理器的系统提供ASIC的移植方式1/14/2024503.2可编程逻辑器件的相关软件

3.2.2Nios

Ⅱ

Nios

Ⅱ处理器具有完善的软件开发套件，包括编译器、集成开发环境(IDE)、JTAG调试器、实时操作系统(RTOS)和TCP/IP协议栈。设计者能够用AlteraQuartus

Ⅱ开发软件中的SOPCBuilder系统开发工具很容易地创立专用的处理器系统，并能够根据系统的需求添加Nios

Ⅱ处理器核的数量。1/14/2024513.2可编程逻辑器件的相关软件

3.2.2Nios

Ⅱ

Nios

Ⅱ处理器的特性：(1)提高系统的性能。①一系列的处理器核可供选择，其中包括了超过200DMIPS性能的核。②实现任何数量的处理器或将不同的处理器核组合在一起。③增加了已有的处理器，在FPGA中添加一个或更多的Nios

Ⅱ软核处理器。1/14/2024523.2可编程逻辑器件的相关软件

3.2.2Nios

Ⅱ

(2)提供更低的系统本钱。①通过将处理器、外设、存储器和I/O接口集成到一个单一的FPGA中，从而降低了系统本钱、复杂性和功耗。②通过将Nios

Ⅱ处理器嵌入到低本钱的FPGA中只需花费35美分或者更低。1/14/2024533.2可编程逻辑器件的相关软件

3.2.2Nios

Ⅱ

(3)对产品的生命周期有巨大优势。①提供易用的设计工具从而快速将产品推向市场。②提供永久的，免费的许可从而使基于Nios

Ⅱ处理器的产品防止了处理器的更新换代而带来的损失。1/14/2024543.2可编程逻辑器件的相关软件

3.2.2Nios

Ⅱ

(4)配有功能强大、易用的开发工具。①通过使用Nios

Ⅱ集成开发环境(IDE)，从而加速了软件的开发。这是一种开发人员广泛应用的，包含编辑、编译和调试应用软件等功能的集成开发环境。Altera及其合作伙伴提供了大量应用了Nios

Ⅱ系列嵌入式处理器的开发板套件。②利用Altera的强大的SOPCBuilder系统开发工具和Quartus

Ⅱ设计软件可以在几分钟内设计一个系统。1/14/2024553.2可编程逻辑器件的相关软件

3.2.2Nios

Ⅱ

(5)使用完全功能的开发包。①使用易用的Nios

Ⅱ开发包开始设计。②可以选择具有低本钱特性的CycloneFPGA开发套件，或高性能的StratixFPGA开发套件。Stratix

Ⅱ器件及Nios

Ⅱ处理器系列Stratix

Ⅱ器件结构的优异特性和Nios

Ⅱ嵌入式处理器系列相结合，提供了无与伦比的处理能力，满足网络、通信、数据信号处理(DSP)应用、海量存储及其他高带宽系统的应用需求。Cyclone器件及Nios

Ⅱ处理器系列在Cyclone器件中应用Nios

Ⅱ嵌入式处理器系列，降低了本钱，提高了灵活性，在价格敏感应用环境中给低本钱分立式微处理器提供了一个理想的替代品1/14/2024563.2可编程逻辑器件的相关软件

3.2.3DSPBuilder

DSPBuilder是Altera可编程逻辑器件中的DSP系统设计需要高级算法和HDL开发工具。AlteraDSPBuilder将TheMathWorksMATLAB和Simulink系统级设计工具的算法开发、仿真和验证功能，与VHDL综合、仿真和Altera开发工具整合在一起，实现了这些工具的集成，也就是说DSPBuilder是Quartus

Ⅱ与MATLAB的接口，利用IP核在MATLAB中快速完成数字信号处理的仿真和最终FPGA实现。1/14/2024573.2可编程逻辑器件的相关软件

3.2.3DSPBuilder

Altera还提供DSPBuilder高级模块集，这一Simulink库实现了时序驱动的Simulink综合。一句话总结DSPBuilder：QuartusII与Mathlab的接口，利用IP核在Mathlab中快速完成数字信号处理的仿真和最终FPGA实现。1/14/2024583.2可编程逻辑器件的相关软件

3.2.3DSPBuilder

1/14/2024593.2可编程逻辑器件的相关软件

3.2.4ModelSimMentor公司的ModelSim是业界最优秀的HDL语言仿真软件，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。ModelSim采用直接优化的编译技术、Tcl/Tk技术和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。1/14/2024603.2可编程逻辑器件的相关软件

3.2.4ModelSimModelSim的主要特点：①RTL和门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真；②单内核VHDL和Verilog混合仿真；③源代码模板和助手，工程管理；1/14/2024613.2可编程逻辑器件的相关软件

3.2.4ModelSim④集成了性能分析、波形比较、代码覆盖、数据流ChaseX、SignalSpy、虚拟对象VirtualObject、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能；⑤C和Tcl/Tk接口，C调试；⑥对SystemC的直接支持，和HDL任意混合；⑦支持SystemVerilog的设计功能；⑧对系统级描述语言的最全面支持；⑨ASICSignoff。1/14/2024623.2可编程逻辑器件的相关软件

3.2.4ModelSimModelSim分几种不同的版本：SE、PE、LE和OEM，其中SE是最高级的版本，而集成在Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEM版本。1/14/2024633.2可编程逻辑器件的相关软件

3.2.5ISEISE是Xilinx公司集成开发的工具，是使用Xilinx的FPGA的必备的设计工具，它可以完成FPGA开发的全部流程，包括设计输入、仿真、综合、布局布线、生成BIT文件、配置以及在线调试等，功能非常强大。ISE除了功能完整，使用方便外，它的设计性能也非常好。目前ISE的最新版本为V13。1/14/2024643.2可编程逻辑器件的相关软件

3.2.5ISE

1/14/2024653.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例

1/14/2024663.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例1．功能描述Altera公司用于可编程逻辑器件编程的下载电缆主要有3种，分别是ByteBlasterMV、ByteBlaster

Ⅱ和USBBlaster，其中ByteBlasterMV和ByteBlaster

Ⅱ都是需要连接计算机的并口，虽然现在的台式计算机大多数具备并口，但笔记本式计算机却很少配备并口，这时就需要USBBlaster下载器。USBBlaster是Altera的FPGA/CPLD程序下载电缆，通过计算机的USB接口可对Altera的FPGA/CPLD以及配置芯片进行编程、调试等操作，并支持Quartus

Ⅱ。基于USB的下载器支持热插拔，使用方便，体积小，便于携带，而且下载速度快。1/14/2024673.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例2．设计思路USBBlaster电路结构1/14/2024683.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例USBBlaster电路组成1/14/2024693.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例1)

USB控制芯片FT245FT245的主要功能是进行USB和并行I/O口之间的协议转换。该芯片一方面可从主机接收USB数据，并将其转换为并行I/O口的数据流格式发送给外设；另一方面外设可通过并行I/O口将数据转换为USB的数据格式传回主机。中间的转换工作全部由芯片自动完成，开发者无须考虑固件的设计。1/14/2024703.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例(1)

FT245功能特性:用于并行FIFO双向数据传输接口的USB独立芯片。完整的USB协议处理芯片，不需具体的USB固件编程。基于4-wire握手连接，面向MCU/PLD/FPGA逻辑的简单接口。数据传输速率达1MB/s(D2XXDirectDrivers)。数据传输速率达300KB/s(VCPDrivers)。256B的接收缓冲和128B的发送缓冲，利用缓冲平滑技术，实现较高的数据吞吐量。

FTDI的免版税VCP和D2XX驱动防止了大多数情况下的USB驱动程序开发。新型USBFTDI芯片ID识别功能。1/14/2024713.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例256B的接收缓冲和128B的发送缓冲，利用缓冲平滑技术，实现较高的数据吞吐量。

FTDI的免版税VCP和D2XX驱动防止了大多数情况下的USB驱动程序开发。新型USBFTDI芯片ID识别功能。集成3.3V电平转换器，用于USBI/O。在FIFO接口和控制引脚集成电平转换器，使接口支持5～1.8V逻辑。真正5V/3.3V/2.8V/1.8VCMOS驱动输出和TTL输入。高I/O引脚输出驱动选项。FT245集成USB电阻。FT245集成加电复位电路。1/14/2024723.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例FT245FT245集成时钟，不需外部晶振。

FT245集成AVCC电源滤波，无须单独的AVCC引脚和外部R-C滤波。

SB批量传输模式。

FT245采用3.3～5.25V独立工作电源。低操作电流，低USB挂起电流。低USB带宽占用。兼容UHCI/OHCI/EHCI主机控制器。兼容USB2.0全速运行。-40～85℃扩展操作温度范围。可选无铅28脚SSOP和QFN-32封装(RoHS认证)。1/14/2024733.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例

1/14/2024743.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例FT245引脚定义：D[0～7](25、24、23、22、21、20、19、18)：双向数据信号线；RD(16)：读信号；WR(15)：写信号；TXE(14)：FIFO发送缓冲区空标志信号；RXF(12)：FIFO接收缓冲区非空标志信号；USBDP(7)，USBDM(8)：USB数据信号正端，USB数据信号负端；EECS(32)，EESK(1)，EEDATA(2)：EEPROM片选线，时钟线，数据线；1/14/2024753.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例PWREN(10)：电源使能信号；SI/MU(11)：立即发送或唤醒信号；RESET(4)：复位信号；RSTOUT(5)：内部复位生成器的输出信号；XTIN(27)，XTOUT(28)：时钟输入信号，输出信号；TEST(31)：测试信号；3V3OUT(6)：3.3V输出信号；VCC(3，26)，VCCIO(13)，AVCC(30)：芯片电源，控制引脚电源，内部模拟电源；GND(9，17)，AGND(29)：芯片地，内部模拟地。1/14/2024763.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例

FT245芯片功能框图

1/14/2024773.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例FT245读周期时序1/14/2024783.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例

1/14/2024793.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例

FT245写周期时序1/14/2024803.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例

1/14/2024813.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例

1/14/2024823.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例2)

CPLD芯片EPM7064EPM7064的内部电路工作电压是3.3V，可用门数1

250个，宏单元数64个，逻辑阵列块4个；引脚到引脚的延迟为4.5ns；输出驱动器能设置在2.5V或3.3V电压下工作；所有的输入引脚允许为2.5V、3.3V和5.0V，并且允许在混合电压的系统中使用；提供全局控制信号(全局复位、全局置位、全局时钟和全局时钟使能)；由Altera公司的Quartus

Ⅱ软件支持开发。EPM7064有-4、-7、-10等多种速度等级，-10最慢也最廉价，-4最快价格也贵点。尽管-10的速度慢点，但是工作频率也是远远超过了本设计的频率要求，所以选择-10速度等级。USBBlaster中的EPM7064连接图如图3.9所示。1/14/2024833.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例1/14/2024843.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例3)电压转换芯片MAX3378从CPLD出来的信号电压是5.0V，而需要编程的可编程逻辑器件的种类很多，各自要求的编程电压不完全相同，主要有2.5V、3.3V、5.0V，为了保证本设计接口电路有更高的兼容性，要求电压转换芯片能把5.0V的电压转换为这几种电压。此外IEEE1149.1标准中规定测试信号TDO要从可编程器件的边界扫描通道返回，所以电压转换芯片还要能把2.5V或3.3V的信号转换为5.0V的信号送回CPLD。鉴于接口电路对电压转换的要求比较高，需要支持多种电压间的双向转换，选择Maxim公司的MAX3378芯片。1/14/2024853.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例MAX3378芯片有4个I/O通道，两个基准电压输入引脚VCC(1.2～5.5V)和VL(1.65～5.5V)。通过向这2个引脚提供不同的基准电压，实现VCC电压和VL电压的双向转换。此外，还提供一个输入引脚THREE-STATE，低电平有效时，MAX3378停止电压转换；输入“1〞时，MAX3378正常工作。USBBlaster中的电压转换电路如图3.10所示。1/14/2024863.3可编程逻辑器件的应用设计实例

3.3.1基于CPLD的USBBlaster实例

1/14/2024873.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

1．功能描述利用GW48-CK实验开发系统设计一个函数信号发生器，要求能够输出三角波、方波、梯形波、阶梯波等波形，可通过按键选择输出不同波形。2．设计思路函数信号发生器的原理框图如图3.11所示。FPGA芯片选用ACEX1K30TC144-3，D/A转换器选用8位数模转换器DAC0832，滤波器采用有源滤波，GW48-CK实验开发系统选择模式5。1/14/2024883.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

1/14/2024893.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

(1)锯齿波(斜降)程序:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdcrsISPORT(clk,reset:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDdcrs;ARCHITECTUREbehaveOFdcrsISBEGINPROCESS(clk,reset)1/14/2024903.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

VARIABLEtmp:STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFreset='0'THENtmp:="11111111";ELSIFclk'EVENTANDclk='1'THENIFtmp="00000000"THENtmp:="11111111";1/14/2024913.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

ELSEtmp:=tmp-1;ENDIF;ENDIF;q<=tmp;ENDPROCESS;ENDbehave;1/14/2024923.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

(2)三角波程序:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdeltaISPORT(clk,reset:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDdelta;ARCHITECTUREbehaveOFdeltaIS1/14/2024933.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

BEGINPROCESS(clk,reset)VARIABLEtmp:STD_LOGIC_VECTOR(7DOWNTO0);VARIABLEa:STD_LOGIC;BEGINIFreset='0'THENtmp:="00000000";ELSIFclk'EVENTANDclk='1'THENIFa='0'THENIFtmp="11111110"THEN1/14/2024943.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

tmp:=tmp-1;ENDIF;ENDIF;ENDIF;q<=tmp;ENDPROCESS;ENDbehave;1/14/2024953.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

(3)锯齿波(斜升)程序:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYicrsISPORT(clk,reset:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDicrs;ARCHITECTUREbehaveOFicrsISBEGINPROCESS(clk,reset)VARIABLEtmp:STD_LOGIC_VECTOR(7DOWNTO0);1/14/2024963.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

BEGINIFreset='0'THENtmp:="00000000";ELSIFclk'EVENTANDclk='1'THENIFtmp="11111111"THENtmp:="00000000";ELSEtmp:=tmp+1;ENDIF;ENDIF;1/14/2024973.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

q<=tmp;ENDPROCESS;ENDbehave;1/14/2024983.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

(4)阶梯波(上升)程序:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYladder_upISPORT(clk,reset:INSTD_LOGIC;q:OUTINTEGER);--STD_LOGIC_VECTOR(7DOWNTO0));ENDladder_up;ARCHITECTUREbehaveOFladder_upISBEGINPROCESS(clk,reset)1/14/2024993.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

VARIABLEtmp,a:INTEGER;--STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFreset='0'THENtmp:=0;a:=0;ELSIFclk'EVENTANDclk='1'THENIFa=255THENa:=0;ELSEa:=a+1;ENDIF;CASEais

1/14/20241003.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

WHEN0TO63=>tmp:=0;WHEN64TO127=>tmp:=85;WHEN128TO191=>tmp:=170;WHEN192TO255=>tmp:=255;WHENothers=>tmp:=0;ENDCASE;ENDIF;q<=tmp;ENDPROCESS;1/14/20241013.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

(5)正弦波程序:LIBRARYIEEE;use;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYSINISPORT(clk:INSTD_LOGIC;reset:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDSIN;1/14/20241023.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

ARCHITECTUREBEHAVOFSINISCOMPONENTSIN_ROMPORT(address:INTEGERRANGE0to63;inclock:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDCOMPONENT;SIGNALQ1:INTEGERRANGE0TO63;BEGINPROCESS(clk)1/14/20241033.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

BEGINIFreset='0'THENQ1<=0;ELSIFclk'EVENTANDclk='1'THENQ1<=Q1+1;ENDIF;ENDPROCESS;u1:SIN_ROMPORTMAP(inclock=>clk,address=>Q1,q=>q);END;1/14/20241043.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

此正弦波形的产生方法是通过调用FPGA中的LPM兆功能块实现的。LPM是参数可设置模块，通过修改LPM模块的参数，可以获得不同的逻辑功能，而原理图并不改变，从而使复杂的电子设计变得简单化，设计的效率和可靠性也有了很大的提高。利用LPM产生正弦信号的原理是先把一个正弦波形按相位量化的幅值存储在ROM里，通过查找ROM，输出相应地址里的幅值，合成一个正弦波。正弦波形数据ROM由LPM_ROM模块构成。LPM_ROM中初始化数据文件的格式为.MIF格式，可以用C语言或MATLAB生成.MIF数据文件。1/14/20241053.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

采用MATLAB生成64点正弦波形数据的具体步骤:①创立正弦波形数据。在MATLAB命令窗口中输入如下命令:a=round(127*sin([0:2*pi/(2^6):2*pi])+127)'这样就可生成地址为64、最大幅值为255的正弦波形数据，数据内容为12713915216417618719820821722523323924424925225325425325224924423923322521720819818717616415213912711510290786756463729211510521012510152129374656677890102115。

1/14/20241063.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

②生成.MIF文件。在QUARTUS

Ⅱ中选择New>OtherFiles>MemoryInitializationFile命令，选择ROM的地址数Number为64，数据宽Wordsize取8位，即创立了一个.MIF的数据表格，将MATLAB中生成的64点正弦波数据复制到此表格中，保存并命名为SIN_ROM，那么可以创立一个.MIF文件，该MIF文件内容如下:WIDTH=8;DEPTH=64;ADDRESS_RADIX=UNS;DATA_RADIX=UNS;

1/14/20241073.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

CONTENTBEGIN 0:127; 1:139; 2:152; 3:164; 4:176;……60:78; 61:90; 62:102; 63:115;END;1/14/20241083.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

③定制LPM_ROM模块。在QUARTUS

Ⅱ中选择Tools>MegaWizardPlug-InManager>Createanewcustommegafunctionvatiation命令定制一个新的模块，在左栏选择MemoryCompiler项下的ROM:1-PORT，再在右栏选择器件系列为ACEX1K，器件描述语言为VHDL，输入ROM文件存放的路径和文件名，然后单击Next按钮；选择ROM数据位为8位，地址数为64，再次单击Next按钮(这里要注意的是去掉输出数据时钟锁存信号前的勾)；在Filename栏选择指定路径所保存的SIN_ROM.MIF文件，继续单击Next按钮，再单击Finish按钮后完成了SIN_ROM的定制，之后会自动生成一个用VHDL语言描述的SIN_ROM模块，以便在主程序中调用。1/14/20241093.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

(6)方波程序:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYsquareISPORT(clk,reset:INSTD_LOGIC;q:OUTINTEGERRANGE0TO255);ENDsquare;ARCHITECTUREbehaveOFsquareISSIGNALa:BIT;BEGIN1/14/20241103.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

PROCESS(clk,reset)VARIABLEcnt:INTEGERRANGE0TO63;BEGINIFreset='0'THENa<='0';ELSIFclk'EVENTANDclk='1'THENIFcnt<63THENCnt:=cnt+1;ELSEcnt:=0;a<=NOTa;ENDIF;1/14/20241113.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

ENDPROCESS;PROCESS(clk,a)BEGINIFclk'EVENTANDclk='1'THENIFa='1'THENQ<=255;ELSEQ<=0;ENDIF;ENDIF;ENDPROCESS;ENDbehave;

1/14/20241123.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

(7)梯形波程序:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYtrapISPORT(clk,reset:INSTD_LOGIC;q:OUTINTEGERRANGE0TO255);--STD_LOGIC_VECTOR(7DOWNTO0));ENDtrap;ARCHITECTUREbehaveOFtrapISBEGIN1/14/20241133.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

PROCESS(clk,reset)VARIABLEtmp,a:INTEGERRANGE0TO255;--STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFreset='0'THENtmp:=0;a:=0;ELSIFclk'EVENTANDclk='1'THENIFa=255THENa:=0;tmp:=0;ELSEa:=a+1;ENDIF;CASEaIS1/14/20241143.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

WHEN1TO63=>tmp:=tmp+4;WHEN64TO127=>tmp:=255;WHEN128TO190=>tmp:=tmp-4;WHEN192TO255=>tmp:=0;WHENothers=>tmp:=0;ENDCASE;ENDIF;q<=tmp;ENDPROCESS;ENDbehave;1/14/20241153.3.2基于FPGA的典型开发系统设计实例——函数信号发生器

(8)双向阶梯波程序:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYLadder_down-upISPORT(clk,reset:INSTD_LOGIC;q:OUTINTEGERRANGE0TO255);--STD_LOGIC_VECTOR(7DOWNTO0));END