洁净室静电保护(ESD)原理和设计

静电放电(ESD:ElectrostaticDischarge),应该是造成所有电子元器件或集成电路系统造成过度电应力(EOS:ElectricalOverStress)破坏的主要元凶。因为静电通常瞬间电压非常高(>几千伏),所以这种损伤是毁灭性和永久性的，会造成电路直接烧毁。所以预防静电损伤是所有IC设计和制造的头号难题。静电，通常都是人为产生的，如生产、组装、测试、存放、搬运等过程中都有可能使得静电累积在人体、仪器或设备中，甚至元器件本身也会累积静电，当人们在不知情的情况下使这些带电的物体接触就会形成放电路径，瞬间使得电子元件或系统防止人体的静电损伤芯片),如同云层中储存的电荷瞬间击穿云层产生剧烈的闪电，会把大地劈开一样，而且通常都是在雨天来临之际，因为空气湿度大易形成导电通白日⊙e⊙日⊙9θ⊙那么,如何防止静电放电损伤呢?首先当然改变坏境从源头减少静电(比如减少摩擦、少穿羊毛类毛衣、控制空气温湿度等),当然这不是我们今天讨论的重点。我们今天要讨论的是如何在电路里面涉及保护电路，当外界有静电的时候我们的电子元器件或系统能够自我保护避免被静电损坏(其实就是安装一个避雷针)。这也是很多IC设计和制造业者的头号难题，很多公司有专门设计ESD的团队，今天我就和大家从最基本的理论讲起逐步讲解ESD保护的原理及注意点，你会发现前面讲的PN结/二极管、三极管、MOS管、snap-back全都用上了。。。以前的专题讲解PN结二极管理论的时候，就讲过二极管有一个特性：正向导通反向截止(不记得就去翻前面的课程),而且反偏电压继续增加会发生雪崩击穿静电保护所需要的理论基础，我们就是利用这个反向截止作时处于断开状态，而外界有静电的时候这个旁路二极管难道是一次性的?答案当然不是。纳击穿(高浓度),而这个电击穿主要是载流子碰撞能formSilicide的?还有给大家不能在芯片里面，因为我们总是希望外界的静电需Process之前，我们先讲下ESD的标准电场感应模式(FIM:Field-Induc准也有迹可循(MIL-STD-883Cmethod3015.7,等效人体电容为100pF,等效人体电Class-1,在2kV~4kV的为class-2,4kV~16kV的为class-3。器电阻为0(因为金属),电容依旧为100pF。由于机器是金属且电阻为0,所以放电时间很短，几乎是ms或者us之间。但是更重要的问题是，由于等效电阻为0,所以电流很大，所以即使是200V的MM放电也比2kV的HBM放电的危害大。而且根据需要自己调整50V或者100V。△VESD=50V(100V)forVzAp<=1000V△VESD=100V(250V,500V)forVzAp>1000V试input时候，则output和其他pin全部浮接(floating),反之亦然。变得更加尖锐，所以几乎所有的芯片设计都要克服静电击穿问题。静电放电保护可以从FAB端的Process解决，也可以从IC设计端的Layout来设计，所以你会看到Prcess有一个ESD的optionlayer,或者Designrule里面有ESD的设计规则可供客户选择等等。当然有些客户也会自己根据SPICEmodel的电性通过layout来设计ESD。1、制程上的ESD:要么改变PN结，要么改变PN结的负载电阻，而改变PN结只能靠ESD_IMP了，而改变与PN结的负载电阻，就是用non-silicide或者串联电阻的方法了。1)Source/Drain的ESDimplant:因为我们的LDD结构在gatepoly两边很容易形成两个浅结，而这个浅结的尖角电场比较集中，而且因为是浅结，所以它与Gate比较近，所以受Gate的末端电场影响比较大，所以这样的LDD尖角在耐ESD放电的能力是比较差的(<1kV),所以如果这样的Device用在I/O端口，很容造成ESD损伤。所以根据这个理论，我们需要一个单独的器件没有LDD,但是需要另外一道ESDimplant,打一个比较深的N+_S/D,这样就可以让那个尖角变圆而且离表面很远，所以可以明显提高ESD击穿能力(>4kV)。但是这样的话这个额外的MOS的Gate就必须很长防止穿通(punchthrough),而且因为器件不一样了，所以需要单独提取器2)接触孔(contact)的ESDimplant:在LDD器件的N+漏极的孔下面打一个P+的硼，而且深度要超过N+漏极(drain)的深度，这样就可以让原来Drain的击穿电压降低(8V-->6V),所以可以在LDD尖角发生击穿之前先从Drain击穿导走从而保护Drain和Gate的击穿。所以这样的设计能够保持器件尺寸不变，且MOS结构没有改变，故不需要重新提取SPICEmodel。当然这种智能用于non-silicide制程，否则contactP你也打不进去你也打不进去implant。3)SAB(SAlicideBlock):一般我们为了降低MOS的互连电容，我们会使用外界ESD电压将会全部加载在LDD和Gate结构之间很容易击穿损伤，所以在输出级的MOS的Silicide/Salicide我们通常会用SAB(SAlicideBlock)光罩挡住RPO,不要形成silicide,增加一个photolayer成本增加，但是ESD电压可以从1kV提高到4)串联电阻法：这种方法不用增加光罩，应该是最省钱的了，原理有点类似第三种(SAB)增加电阻法，我就故意给他串联一个电阻(比如Rs_NW,或者HiR,等),这样也达到了SAB的方法。DNMOS称之为GGNMOS(Gate-GroundedNMOS),PMOS称之为GDPMOS要么是电流):1、利用SAB(SAlicide-Block)在I/O的Drain上形成一个高阻的对于Snap-back的ESD有两个小小的常识要跟大家分享一下：1)NMOS我们通常都能看到比较好的Snap-back特性，但是实际上PMOS很难有snap-back特性，而且PMOS耐ESD的特性普遍比NMOS好，这个道理同HCI效应，主要是因为NMOS击穿时候产生的是电子，迁移率很大，所以Isub很大容易使得Bulk/Source正向导通，但是PMOS就难咯。2)Trigger电压/Hold电压：Trigger电压当然就是之前将的snap-back的第一个拐点(Knee-point),寄生BJT的击穿电压，而且要介于BVCEO与BVCBO之间。而Hold电压就是要维持Snap-back持续ON,但是又不能进入栅锁(Latch-up)状态，否则就进入二次击穿(热击穿)而损坏了。还有个概念就是二次击穿电流，就是进入Latch-up之后I^2*R热量骤增导致硅融化了，而这个就是要限流，可以通过控制W/L,或者增加一个限流高阻，最简单最常用的方法是拉大Drain的距离/拉大SAB的距离(ESDrule的普遍做法)。3、栅极耦合(Gate-Couple)ESD技术：我们刚刚讲过，Multi-fin瓶颈是开启的均匀性，假设有10只finger,而在ESD放电发生时，这10支finger并不一定会同时导通(一般是因Breakdown而导通),常见到只有2-3支finger会先导通，这是因布局上无法使每finger的相对位置及拉线方向完全相同所致，这2~3支finger一导通，ESD电流便集中流向这2~3支的finger,而其它的finger仍是保持关闭的，所以其ESD防护能力等效于只有2~3支finger的防护能力，而非10支finger的防护能力。这也就是为何组件尺寸已经做得很大，但ESD防护能力并未如预期般地上升的主要原因，增打面积未能预期带来ESD增强，怎么办?其实很简单，就是要降低Vtl(Trigger电压),我们通过栅极增加电压的方式，让衬底先开启代替击穿而提前导通产生衬底电流，这时候就能够让其他finger也一起开启进入导通状态，让每个finger都来承受ESD电流，真正发挥大面积的ESD作用。但是这种GCNMOS的ESD设计有个缺点是沟道开启了产生了电流容易造成栅氧击穿，所以他不见的是一种很好的ESD设计方案，而且有源区越小则栅压的影响越大，而有源区越大则snap-back越难开启，所以很难把握。4、还有一种复杂的ESD保护电路：可控硅晶闸管(S