微机原理与接口技术四章

微机原理与接口技术第四章存储器系统4.1存储器件的分类4.2半导体存储芯片4.3存储系统的层次结构存储系统的分层管理地址映射技术现代计算机的多级存储体系

4.4主存储器设计技术1.存储芯片选型2.存储芯片的组织形式3.地址译码技术4.存储器接口设计决定芯片片选信号的实现两级译码；全译码、部分译码、线译码；固定、可变存储介质(存储原理)、读写策略(存取方式)容量扩展；基本结构（RAM、ROM）、性能指标并行、多端口（改善主存的访问速度和吞吐量）2024/1/222/45存储分类:双极型：

MOS型掩膜ROM一次性可编程PROM紫外线可擦除EPROM电可擦除E2PROM快闪存储器FLASH易失性存储器非易失性存储器静态SRAM动态DRAM存取速度快，但集成度低，一般用于大型计算机或高速微机的Cache速度较快，集成度较低，一般用于对速度要求高、而容量不大的场合（Cache）集成度较高但存取速度较低，一般用于需较大容量的场合（主存）。半导体存储器磁介质存储器磁带、软磁盘、硬磁盘（DA、RAID）光介质存储器只读型、一次写入型、多次写入型2024/1/223/45不同的读写策略数据访问方式并行存储器(ParallelMemory)串行存储器

(SerialMemory)数据存取顺序随机存取（直接存取）可按地址随机访问；访问时间与地址无关；顺序存取

(先进先出)FIFO、队列(queue)堆栈存储先进后出(FILO)/后进先出(LIFO)；堆栈指针SP；2024/1/224/45静态RAM的六管基本存储单元集成度低，但速度快，价格高，常用做Cache。T1和T2组成一个双稳态触发器，用于保存数据。T3和T4为负载管。如A点为数据D，则B点为数据/D。T1T2ABT3T4+5VT5T6行选择线有效（高电平）时，A、B处的数据信息通过门控管T5和T6送至C、D点。行选择线CD列选择线T7T8I/OI/O列选择线有效（高电平）时，C、D处的数据信息通过门控管T7和T8送至芯片的数据引脚I/O。2024/1/225/45动态RAM的单管基本存储单元集成度高，但速度较慢，价格低，一般用作主存。行选择线T1B存储电容CA列选择线T2I/O电容上存有电荷时，表示存储数据A为逻辑1；行选择线有效时，数据通过T1送至B处；列选择线有效时，数据通过T2送至芯片的数据引脚I/O；为防止存储电容C放电导致数据丢失，必须定时进行刷新；动态刷新时行选择线有效，而列选择线无效。（刷新是逐行进行的。）刷新放大器2024/1/226/45读写控制逻辑R/WCE数据缓冲器（三态双向）d0d1dN-1…D0D1DN-1…RAM芯片的组成与结构（一）该RAM芯片外部共有地址线L根，数据线N根；该类芯片内部采用单译码（字译码）方式，基本存储单元排列成M*N的长方矩阵；字线0字线M-10,00,N-1M-1,0M-1,N-1……………地址译码器a0a1aM-1……A0A1AL-1地址寄存器……D0DN-1位线0位线N-1存储芯片容量标为“M*N”（bit）D0DN-1地址线数据线控制线2024/1/227/45RAM芯片的组成与结构（二）该RAM芯片外部共有地址线2n根，数据线1根；该类芯片内部一般采用双译码（复合译码、重合选择）方式，基本存储单元排列成N*N的正方矩阵；0,00,N-1N-1,0N-1,N-1………D0D0DN-1DN-1…Y0YN-1Y地址译码器Y地址寄存器……AnAn+1A2n-1X地址译码器X0X1XN-1……A0A1An-1X地址寄存器…DD数据缓冲器（三态双向）D0读写控制存储芯片容量标为“M*1”（bit）数据线控制线地址线2024/1/228/45静态RAM芯片的引脚特性从三总线的角度看：1.地址线数目A、数据线数目D与芯片容量（M×N）直接相关：2A=MD=N2.控制信号应包括：片选信号和读/写信号所以，6264容量：

213×8＝8K×8可见6264为RAM芯片79/422024/1/229/45产品出厂时存的全是1，用户可一次性写入，即把某些1改为0。但只能一次编程。

存储单元多采用熔丝－低熔点金属或多晶硅。写入时设法在熔丝上通入较大的电流将熔丝烧断。编程时VCC和字线电压提高可编程只读存储器PROM2024/1/2210/45紫外线可擦除ROM(UVEPROM)擦除：用紫外线或X射线擦除。需20~30分钟。缺点：需要两个MOS管；编程电压偏高；P沟道管的开关速度低。

浮栅上电荷可长期保存在125℃环境温度下，70%的电荷能保存10年以上。2024/1/2211/45写入（写0）擦除（写1）读出

特点：擦除和写入均利用隧道效应。浮栅与漏区间的氧化物层极薄（20纳米以下），称为隧道区。当隧道区电场大于107V/cm时隧道区双向导通。电可擦除的ROM(EEPROM)2024/1/2212/45快闪存储器(FlashMemory)

（1）写入利用雪崩注入法。源极接地；漏极接6V；控制栅12V脉冲，宽10

s。

（2）擦除用隧道效应。控制栅接地；源极接12V脉冲，宽为100ms。因为片内所有叠栅管的源极都连在一起，所以一个脉冲就可擦除全部单元。

（3）读出：源极接地，字线为5V逻辑高电平。2024/1/2213/45半导体存储芯片的主要技术指标存储容量存取速度功耗可靠性工作电源电压、工作温度范围、可编程存储器的编程次数、成本注意存储器的容量以字节（B）为单位，而存储芯片的容量以位（b）为单位。即存取时间，以ns为单位，也可用存取时间Ta、存取周期Tm和存储器带宽Bm等表示。可用平均故障间隔时间来衡量以mW/芯片或µW/单元为单位2024/1/2214/45存储器分层结构设计目标整个存储系统速度接近M1而价格和容量接近Mn二.操作策略映像规则：用于确定一个新的块（页）被调入本级存储器时应放在什么位置上。查找规则：用于确定需要的块（页）是否存在本级存储器中以及如何查找。替换规则：用于确定本级存储器不命中且已满时应替换哪一块（页）。写规则：用于确定写数据时应进行的操作。2024/1/2215/45存储器地址映射

地址映射也叫地址重定位，指将用户程序中的逻辑地址，转换为运行时机器可直接寻址的物理地址。分页技术页是信息的物理单位，与源程序的逻辑结构无关；页长由系统确定，大小固定，用户不可见；页面只能以页大小的整倍数地址开始，页一般不能共享；分段技术

段是信息的逻辑单位，由源程序的逻辑结构所决定；段长由用户确定（用户可见），大小不固定；

段可从任意地址开始，段内连续编址，段间不一定连续；2024/1/2216/45现代计算机的四级存储结构：寄存器＋Cache＋主存＋辅存CPU内部高速电子线路(如触发器)一级：在CPU内部二级：在CPU外部一般为静态随机存储器SRAM。一般为半导体存储器，也称为短期存储器；解决读写速度问题；包括磁盘（中期存储器）、磁带、光盘（长期存储）等；解决存储容量问题；其中：cache-主存结构解决高速度与低成本的矛盾；主存-辅存结构利用虚拟存储器解决大容量与低成本的矛盾；2024/1/2217/45寄存器组特点：读写速度快但数量较少；其数量、长度以及使用方法会影响指令集的设计。组成：一组彼此独立的Reg，或小规模半导体存储器。RISC：设置较多Reg，并依靠编译器来使其使用最大化。Cache高速小容量(几十千到几兆字节)；借助硬件管理对程序员透明；命中率与失效率；主（内）存编址方式：字节编址辅（外）存信息以文件(file)的形式存放，按块为单位进行存取。虚拟存储技术2024/1/2218/45存储芯片的选择确定类型根据不同应用场合的特点确定采用何种类型的芯片，如考虑选用SRAM还是DRAM，是否需要E2PROM、FLASH等等；确定具体型号及数量根据容量、价格、速度、功耗等要求确定芯片的具体型号和数量思考：若要求扩展64K容量的内存，以下几种选择哪种最优？

64K*1的芯片数量N＝(64K*8)/(64K*1)＝1*8片;8K*8的芯片数量N＝(64K*8)/(8K*8)＝8*1片；

16K*4的芯片数量N＝(64K*8)/(16K*4)＝4*2片；

显然，芯片的种类和数量应越少越好；在芯片数量相同的情况下应考虑总线的负载能力和系统连接的复杂性。从总线负载和系统连接来看，第一种选择较好。19/422024/1/2219/45内（主）存储器的基本结构存储芯片存储模块存储体

进行位扩展

以实现按字节编址的结构进行字扩展

以满足总容量的要求存储体、地址译码、数据缓冲和读写控制

位扩展：因每个字的位数不够而扩展数据输出线的数目；

字扩展：因总的字数不够而扩展地址输入线的数目，所以也称为地址扩展；并行存储器、多端口存储器、相联存储器等2024/1/2220/45存储芯片的位扩展⑧64K*1I/O⑦64K*1I/O⑥64K*1I/O⑤64K*1I/O④64K*1I/O③64K*1I/O②64K*1I/O①64K*1I/OA0~A15R/WCSD0D7…等效为64K*8A0~A15D0~D7R/WCS用64K×1bit的芯片扩展实现64KB存储器

进行位扩展时，模块中所有芯片的地址线和控制线互连形成整个模块的地址线和控制线，而各芯片的数据线并列（位线扩展）形成整个模块的数据线（8bit宽度）。

21/422024/1/2221/45存储芯片的字扩展用8K×8bit的芯片扩展实现64KB存储器64K*8A0~A15D0~D7R/WCS等效为A0~A12R/WD0~D7⑧64K*1D0~7⑦64K*1D0~7⑥64K*1D0~7⑤64K*1D0~7④64K*1D0~7③64K*1D0~7②64K*1D0~7CS1①8K*8D0~7CS3-8译码器Y0Y1Y7………A13

A14

A15

进行字扩展时，模块中所有芯片的地址线、控制线和数据线互连形成整个模块的低位地址线、控制线和数据线

，CPU的高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择线——片选线

。

2024/1/2222/45存储芯片的字、位同时扩展用16K×4bit的芯片扩展实现64KB存储器16K*416K*4A0~A13R/WD0~D3D4~D72－4译码器A15A14CS64K*8A0~A15D0~D7R/WCS等效为16K*416K*416K*416K*416K*416K*4首先对芯片分组进行位扩展，以实现按字节编址；其次设计各芯片组的片选进行字扩展，以满足容量要求；2024/1/2223/45两级物理地址译码方案读/写控制信号、数据宽度指示信号、传送方式指示信号等2024/1/2224/45假设某系统地址总线宽度为20bit，现需要将0C0000H~0CFFFFH地址范围划分为8个同样大小的地址空间，提供给总线上的8个存储模块，试设计相应的译码电路。模块A19~A16A15A14A13A12~A0地址空间(范围)①11000001111111111111~00000000000000C1FFFH~0C0000H②11000011111111111111~00000000000000C3FFFH~0C2000H③11000101111111111111~00000000000000C5FFFH~0C4000H④11000111111111111111~00000000000000C7FFFH~0C6000H⑤11001001111111111111~00000000000000C9FFFH~0C8000H⑥11001011111111111111~00000000000000CBFFFH~0CA000H⑦11001101111111111111~00000000000000CDFFFH~0CC000H⑧11001111111111111111~00000000000000CFFFFH~0CE000H全译码电路的实现部分译码方式最高段地址不参与译码，将会因此存在地址重叠，且模块地址不连续。27/422024/1/2227/45线译码方式需较多选择线，且同样存在地址重叠，且模块地址不连续。A19~A13A12~A0地址空间(范围)①XXXXXX01111111111111~0000000000000？②XXXXX1X1111111111111~0000000000000？③XXXX0XX1111111111111~0000000000000？……⑦1XXXXXX1111111111111~0000000000000？思考：试写出各芯片占用的地址空间。2024/1/2228/4574LS1383-8译码器218HAY0BY1CY2G1Y3