时序逻辑电路

本章要点

·时序逻辑电路的基本概念与分类

·同步时序逻辑电路的分析与设计方法

·异步时序逻辑电路的基本分析

·时序逻辑电路的典型单元电路本章难点

·同步时序逻辑电路的分析与设计方法5.1时序逻辑电路概述5.1.1时序逻辑电路的一般模型5.1.2时序逻辑电路的一般分类5.1.3时序逻辑电路功能表示方法5.1时序逻辑电路概述

时序逻辑电路与组合逻辑电路相比，其最大的特点在于具有记忆功能。时序电路的输出不仅与该时刻的输入信号取值组合有关，而且与该时刻之前电路自身的状态有关。

触发器是最简单的时序电路，是时序电路的基本单元。5.1.1时序逻辑电路的一般模型

输出方程：

状态方程：

驱动方程：（激励方程）

上式中tn，tn+1表示两个相邻的时间，电路在tn时刻的状态称为现态，在tn+1时刻的状态称为次态。5.1.2时序逻辑电路的一般分类1．根据时序电路中触发器状态变化的特点，分为同步时序电路与异步时序电路。2．根据输入信号的特点，又可以将异步时序电路分为脉冲型与电位型；3．按照输出信号的特点分为米利（Mealy）型与摩尔（Moore）型。4．根据逻辑功能的不同，时序电路可以分为计数器、寄存器、顺序脉冲发生器和随机存储器等；5．根据结构及制造工艺的不同，可以分为双极型电路与MOS型电路。5.1.3时序逻辑电路功能表示方法1．逻辑函数表达式包含输出方程、状态方程和驱动方程。2．状态表又称为状态转换表，其形式与真值表相似。3．状态图

又称为状态转换图，以图形的形式表示时序电路的状态变化。4．卡诺图、时序图与逻辑图

时序电路的卡诺图与组合电路的卡诺图的形式完全。

时序图又称为波形图，它是以信号波形变化的形式来表示输入输出信号之间的关系。

逻辑图是以各种逻辑符号按照逻辑函数表达式规定的逻辑关系连接起来所构成的图形，可以方便地转化为电路图。本节小结

时序电路的逻辑特点是：在任何时刻的输出不仅和输入有关，而且还决定于电路原来的状态。时序电路的结构特点是：时序电路包含有存储电路。存储电路通常以触发器为基本单元电路构成。时序电路可分为同步时序电路和异步时序电路两类。它们的主要区别是，前者的所有触发器受同一时钟脉冲控制，而后者的各触发器则受不同的脉冲源控制。时序电路的逻辑功能可用逻辑图、状态方程、状态表、卡诺图、状态图和时序图等6种方法来描述，它们在本质上是相通的，可以互相转换。5.2.1同步时序逻辑电路分析步骤5.2.2同步时序逻辑电路分析举例5.2同步时序逻辑电路的分析5.2同步时序逻辑电路的分析5.2.1同步时序逻辑电路分析步骤1．写方程式2．求状态方程3．列状态表并计算4．画状态图与时序图5．逻辑功能说明5.2.2同步时序逻辑电路分析举例例5.2.1分析图示时序电路的逻辑功能。1．写方程式2．求状态方程输出方程：驱动方程：JK触发器的特性方程：

将驱动方程代入JK触发器的特性方程求出电路的状态方程：3．列状态表并计算101111110011000101011001100110111010001100010000ZX输出次态现态输入4．画状态图与时序图5．逻辑功能说明

该电路是一个二位二进制可逆计数器，当X=0时递增计数，当X=1时递减计数，Z作为进位或借位输出。例5.2.2分析图示时序逻辑电路。1．写方程式2．求状态方程驱动方程：

D触发器的特性方程：

状态方程：

将驱动方程代入特性方程，即可求出：3．列状态表并计算0001111001011110010111010011010110101101011101001111000100011100100110001101001100101001100110010010110001110000M次态现态输入4．画状态图5．逻辑功能说明

本电路是一个步进电机脉冲分配器，M为正反转控制信号，M=1时电机正转，M=0时电机反转。

时序电路的分析，就是由逻辑图到状态图的转换；同步时序逻辑电路分析步骤一般包括写方程式、求状态方程、列状态表并计算、画状态图与时序图、逻辑功能说明等步骤。本节小结5.3.1同步时序逻辑电路设计步骤5.3.2同步时序逻辑电路设计举例5.3同步时序逻辑电路的设计5.3同步时序逻辑电路的设计5.3.1同步时序逻辑电路设计步骤1．分析命题要求，画出原始状态图与状态表2．进行状态化简3．进行状态分配4．求状态方程与输出方程，并检查能否自启动5．求驱动方程6．画逻辑电路图5.3.2同步时序逻辑电路设计举例

例5.3.1设计一个同步五进制计数器，要求有进位端，能够自启动。1．分析命题要求，画出原始状态图

本例不存在多余状态，所以状态化简的步骤可以省略。2．进行状态分配10000010001110011001000101000100000C3．求状态方程与输出方程，并检查能否自启动状态方程：

输出方程：

5．画逻辑电路图4．求驱动方程JK触发器的特性方程：与状态方程比较，求出各触发器的驱动方程：本节小结

同步时序逻辑电路设计步骤一般包含分析命题要求，画出原始状态图与状态表、状态化简、状态分配、求状态方程与输出方程，并检查能否自启动、求驱动方程、画逻辑电路图等6个基本步骤在时序电路的设计步骤中，画出状态图之后，其余步骤实际上就是由状态图到逻辑图的转换。5.4异步时序逻辑电路

由于异步时序电路中的部分触发器甚至全部触发器都不使用公共的时钟脉冲，所以电路的状态变化是异步进行的，当电路的状态发生转换时，并非所有触发器都有时钟信号，只有那些具有时钟信号的触发器才具备状态变化的条件。

所以分析与设计异步时序电路的首要问题是先写出时钟方程。异步时序电路的一般分析步骤：5．逻辑功能说明1．写方程式2．求状态方程3．列状态表并计算4．画出状态图与时序图例5.4.1分析图示异步时序逻辑电路的逻辑功能。时钟方程：

驱动方程：

（1）写方程式（2）求状态方程

将驱动方程代入JK触发器的特性方程中，得到状态方程：（3）列状态表并计算CP0,CP1,CP2000111CP0,111011CP0,CP1,CP2000101CP0,101001CP0,CP1,CP2001110CP0,110010CP0,CP1,CP2010100CP0,100000时钟条件12+nQ（4）画出状态图与时序图（5）逻辑功能说明本电路是一个六进制递增计数器，可以自启动。本节小结

异步时序电路的分析与设计步骤与同步时序电路的分析与设计步骤基本一致。由于异步时序电路没有统一的时钟脉冲，所以在分析和设计的过程中特别需要特别注意时钟条件。5.5.1二进制计数器5.5.2十进制计数器5.5.3N进制计数器5.5计数器5.5计数器在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器递增计数器同步计数器异步计数器递减计数器可逆计数器递增计数器递减计数器可逆计数器······同步计数器异步计数器同步计数器异步计数器5.5.1二进制计数器1．同步二进制计数器驱动方程与输出方程：四位二进制递增计数器状态方程：状态图依此类推，同步n位二进制递增计数器驱动方程为：输出方程为：可以实现任意位数的同步二进制递增计数器。同步四位二进制递减计数器同步四位二进制可逆计数器2．异步二进制计数器下降沿触发的JK触发器构成的异步二进制递增计数器

本电路中所有JK触发器都连接成了T'触发器，直接得到状态方程为：

这是一个异步时序电路，时钟方程：将时钟条件列在状态方程后面，写成如下形式：由此可画出该异步计数器的时序图从图中可以清楚地看出各触发器时钟触发边沿的传递关系。

上升沿触发的JK触发器构成的异步四位二进制递增计数器的逻辑图时序图异步二进制递减计数器上升沿触发的触发器构成异步二进制递减计数器下降沿触发的触发器构成异步二进制递减计数器3．集成二进制计数器保持×0×11保持××011递增计数↑1111同步置数D0D1D2D3↑××01异步清零0000××××0CPCTTCTP动作输出输入74161的功能表TTL集成同步4位二进制递增计数器

当时，无论其它输入端为何信号，计数器都将清零。当，的同时CP的上升沿到达，此时无论其它输入端为何信号，都将使并行数据D0~D3置入计数器。当，时，如CTP=CTT=1，则计数器按照自然二进制数的递增顺序对CP的上升沿进行计数。

当时，若CTP·CTT=0，则计数器将保持原来的状态不变。而此时的进位信号CO有两种输出状态：CTT=0时，CO=0；CTT=1时，。74163的引脚排列和逻辑功能与74161完全相同，但清零方式不同。①异步清零功能②同步并行置数功能③同步递增计数功能④保持功能TTL集成可预置异步四位二进制计数器十六进制递增计数Q0↓11八进制递增计数↓×11一位二进制计数×↓11异步置数D0D1D2D3××01异步清零0000×××0CP1CP0动作输出输入74197的功能表74197又称为二-八-十六进制计数器。具有如下功能：当时，无论其它输入端为何信号，计数器都将清零。

当，时，无论其它输入端为何信号，都将使并行数据D0~D3置入计数器，使。①异步清零功能②异步并行置数功能1）只将时钟信号CP加在CP0端，而CP1接1或0。此时其内部只有S1部分的一个触发器工作，整个集成电路相当于一位二进制计数器，Q0为该计数器的输出端。

2）将时钟信号CP加在CP1端，CP0接1或0。则电路中S2部分的三个触发器工作，电路为一个3位二进制（八进制）递增计数器，此时的输出端为Q1、Q2和Q3。

3）将时钟信号CP加在CP0端，而CP1接Q0端，此时该集成电路内S1、S2两部分所含的四个触发器全部工作，电路构成一个4位二进制（十六进制）递增计数器。当，时，计数器进行异步递增计数。此时的计数情况分为三种：③4位二进制异步递增计数功能5．5．2十进制计数器

数字电路中采用二-十进制编码（BCD码）进行十进制数计数的计数器称为十进制计数器或BCD码计数器。1．同步十进制计数器同步十进制递增计数器驱动方程：

输出方程：

求出状态方程：经计算，求出状态图

证实该电路是一个按8421BCD码规律计数的同步十进制递增计数器，可以自启动。同步十进制递减计数器驱动方程：

输出方程：

将驱动方程代入JK触发器的特性方程，求得该计数器的状态方程：状态图2．异步十进制计数器采用上升沿触发的D触发器构成的异步十进制递增计数器时钟方程：

驱动方程：

输出方程：状态方程：

状态图3．集成十进制计数器

集成十进制计数器的种类较多，其中常用的TTL集成同步递增计数器型号有74160、74162，同步可逆计数器常用型号有74168、74190等；常用的CMOS集成同步递增计数器型号有CC40160、CC40162等，同步可逆计数器常用型号有CC4510、CC40192等；而常用的TTL集成异步计数器型号有7490、74196、74290等；74160和74162是同步递增计数器，其引脚排列和使用方法均与74161和74163相同，只是计数长度不同而已，74160和74162是十进制计数器，而74161和74163是四位二进制计数器。74160与74161都采用异步清零方式，而74162与74163一样采用同步清零方式。可预置的同步十进制可逆计数器保持××1×1保持×××11递减计数↑0001递增计数↑1001同步置数D0D1D2D3↑×××0CP动作输出输入74LS168的功能表74LS168具有如下功能：②同步递增计数功能当且时，如

，则计数器按照8421BCD码的递增顺序对CP的上升沿进行计数。③同步递减计数功能当且时，如

，则计数器按照8421BCD码的递减顺序对CP的上升沿进行计数。④保持功能当时，若或器将保持原来的状态不变。，计数

的同时CP的上升沿到达，此时无论其它输入端为何信号，都将使并行数据D0~D3置入计数器，使①同步并行置数功能当TTL集成十进制异步计数器5421码十进制递增计数↓Q1×0×08421码十进制递增计数Q0↓0××0五进制递增计数↓0×00×一位二进制计数0↓0×0×异步清零0000××0×11异步清零0000×××011异步置91001××11××CP1CP0S9BS9AR0BR0A动作输出输入7490的功能表7490具有如下功能：①异步置9功能当S9=S9A·S9B=1时，计数器置9，计数器的输出置为1001。②异步清零功能当S9=S9A·S9B=0时，若R0=R0A·R0B=1，则计数器清零。

③异步计数功能当S9=S9A·S9B=0，且R0=R0A·R0B=0时，计数器进行异步计数，其中包含4种基本情况：1）将CP加在CP0端，即CP0=CP，而将CP1接低电平，电路构成一位二进制计数器。2）将CP加在CP1端，即CP1=CP，而将CP0接低电平，电路构成一个异步五进制计数器。3）将CP加在CP0端，把Q0与CP1连接起来，电路构成一个按照8421BCD码十进制递增规律计数的计数器。4）将CP加在CP1端，把Q3与CP0连接起来，电路构成一个按照5421BCD码十进制递增规律计数的计数器。5．5．3N进制计数器

所谓N进制计数器是指计数长度既非2n，又非10的计数器，如五进制、七进制和十二进制等计数器。

使用集成计数器构成N进制计数器通常采用反馈归零法、反馈置位法和级联法，也可以将三种方法综合使用，以构成任意进制的计数器。

构成N进制计数器的方法之一是使用触发器和门电路来构成；方法之二是使用现成的集成计数器加以改造而成。1．反馈归零法

所谓反馈归零法就是在现有的集成计数器的有效计数循环中，选取一个中间状态形成一个控制逻辑，去控制集成计数器的清零端，使计数器计数到此状态后即返回零状态重新开始计数，这样就舍弃了一些状态，把计数容量较大的计数器改成了计数容量较小的计数器。

由于集成计数器的清零方式有同步清零与异步清零之分别，在选择归零的中间状态时有一定的区别。我们将产生归零信号的状态称为归零状态，设将要构成的N进制计数器的有效循环状态为S0~SN-1，则采用同步清零方式的芯片时，归零状态为SN-1；而采用异步清零方式的芯片时，归零状态为SN。使用反馈归零法构成N进制计数器时常用的步骤如下：

1）根据芯片的清零方式选定归零状态SN-1或SN。

2）根据归零状态的二进制代码写出归零逻辑，即根据芯片控制端的要求写出相应的逻辑表达式。

3）画连线图例5.5.1分别用集成同步四位二进制计数器74163和74161构成十二进制计数器。解：①74163是采用同步清零方式的同步计数器，应选用SN-1为归零状态，即选用S11为归零状态。S11=1011。求出归零逻辑：②74161是采用异步清零方式的同步计数器，应选用SN为归零状态，即选用S12为归零状态。S12=1100。求出归零逻辑：连线图：2．反馈置位法

反馈置位法与反馈归零法类似，也需要选择一个状态为置位状态，选择的方法与选择归零状态的方法一致，取决于芯片采用的是同步还是异步置位方式。4）画连线图反馈置位法构成N进制计数器的步骤：1）根据芯片的置位方式选定置位状态SN-1或SN，同步置位方式选SN-1，异步置位方式选SN。2）根据置位状态的二进制代码写出置位逻辑，即根据芯片控制端的要求写出相应的逻辑表达式。3）根据指定的有效循环的起始状态设定预置数的值。例5.5.3用集成计数器74161构成按图示状态变化的计数器。解：起始状态：0011，结束状态：1101。74161是异步清零，同步置数方式；同步置位方式选定的置位状态是S13=1101。写出置位逻辑：计数的起始状态是0011，所以设定并行输入预置数为：D3=0、D2=0、D1=1、D0=1。画出连线图：3．级联法

一片集成计数器的计数容量不够时，可以用若干片集成计数器串联，这时的总容量为各片计数容量（计数长度）的乘积。

同步连接时，时钟脉冲同时连接到各片集成电路的时钟输入端，低位片的进位输出作为高位片的片选信号或计数脉冲的输入选通信号；

异步连接时，计数脉冲只加到低位片上，低位片的进位输出作为高位片的时钟计数输入脉冲。

例5.5.4试用两片集成同步十进制递增计数器74160构成一个同步百进制递增计数器。解：将低位片的进位输出作为高位片的控制信号，控制高位片的计数状态，使之在低位片计到9之后，对下一个时钟脉冲进行计数。连线图：

例5.5.5试用两片集成异步二进制递增计数器74197构成一个异步256进制递增计数器。

解：将低位片的最高位输出Q3作为进位信号使用，直接接到高位片的CP0端。连线图

用集成异步二-五-十进制计数器7490构成60进制计数器，连线图如图所示

用7490构成72进制计数器的方法与构成60进制计数器的连线图如图所示。4．提高可靠性的方法

为了使反馈归零和反馈置位能够可靠地进行，就应该保证归零信号（或置位信号）有足够的作用时间。使用基本RS触发器将归零信号（或置位信号）暂存就是一个常用的方法。例5.5.2的改进电路用7490构成72进制计数器的改进电路本节小结计数器是一种重要的时序电路，与一般时序逻辑电路一样可分为同步与异步电路两类。同时根据其自身特点，可以按照其计数容量、计数时的数值增减进行分类。计数器可利用触发器和门电路构成。但在实际工作中，一般使用现成的集成计数器。可以用级联法、反馈归零法与反馈置位法来把集成计数器改造成所需要的任意进制的计数器。5.6寄存器5.6.1基本寄存器5.6.2移位寄存器5.6.3寄存器的应用5.6寄存器

一种用于存储少量的二进制代码或数据的时序逻辑电路，称为寄存器。

常用的寄存器类型按功能分有基本寄存器和移位寄存器两类。

根据制造时工艺的不同，可以将寄存器分为TTL型与CMOS型。

基本寄存器的结构比较简单，数据输入输出只能采用并行方式；

移位寄存器的结构稍复杂，数据的输入与输出可以根据需要决定采用并行与串行工作方式，应用灵活，用途广泛。5.6.1基本寄存器由四个D触发器构成的4位基本寄存器：

集成基本寄存器74175的功能表与逻辑符号×01100↑1011↑110××0DCP74175的功能表5.6.2移位寄存器

数据移位功能就是使寄存器内寄存的数据在移位控制时钟脉冲CP的控制下逐位左移或右移，按照移位情况的不同可将移位寄存器划分为单向移位寄存器和双向移位寄存器两大类。1．单向移位寄存器四个上升沿触发的D触发器构成的4位右移移位寄存器。时钟方程：驱动方程：、、、状态方程：、、、

时序图：2．双向移位寄存器

通过数据选择器来选择各触发器的输入信号，使移位寄存器的数据移动方向由单向变成双向，典型电路如图所示。当M=1时，电路为一4位右移寄存器。、、、当M=0时，电路为一4位左移寄存器。、、、该移位寄存器具有双向移位功能。驱动方程：状态方程：3．集成移位寄存器4位双向移位寄存器74194左移移位DSL↑DSL×011右移移位DSR↑×DSR101并行输入D3D2D1D0↑××111保持×××001保持0××××1异步清零0000×××××0CPDSLDSRM0M1功能说明输出输入74194的功能表④右移移位寄存功能当