造福吧友系列数电习题答案章

4.1答：具有两个稳定状态，能够存储一位二值信息的基本单元称为4.2答：触发器有_2_个稳定状态，它可记录_1_8位二进制信4.3答：下列触发器中对输入信号没有约束条件的是_C、D_（A）RSRS4.1答：具有两个稳定状态，能够存储一位二值信息的基本单元称为4.2答：触发器有_2_个稳定状态，它可记录_1_8位二进制信4.3答：下列触发器中对输入信号没有约束条件的是_C、D_（A）RSRS锁存器，若要保持原态，则输入信号为：_A_（A）R=S=0；（B）R=S=1；（C）R=0，S=1；（D）R=1，S=0K，则可完成_D_（A）CP（C）CP=1（B）CP（D）CP=04.7答：维持阻塞D触发器通常是发生在_A_（A）CP（C）CP=1（B）CP（D）CP=0DQD触发器可以完成计数4.9JK触发器、D触发器、TRSJQnDQn1TQnQn1JQnRSSR4.10答：边沿触发器与主从触发器相比，解决了抗干扰4.11答：时序逻辑电路一般由存储电路和组合电路4.12答：时序逻辑电路可以分为异步时序逻辑电路和同步时序逻辑电路两大类。4.13答：全面描述一个时序电路的逻辑功能有三个方程组，分别是、驱动方程状态方程4.14答：有四个JK触发器，RS无效，JK接高电平，第一个JK触发器的时钟接在外加时钟信号，其输Q端作为第二个JK触发器的时钟，第二个的输出Q端作为第三个JK触QJKJK触发器时钟为低电平有效，问电路完成什么功能？加法计数器JK触发器时钟为高电平有效，问电路又完成什么功能？减法计数器。存器。如果能够，请在（）（B）RS触发器（√；4.16答：同步计数器和异步计数器比较，同步计数器的显著优点是A（A）（B）（C）（D）CP时钟控号，请说明当X=0X=1时的电路逻辑功能。能否自启动？如果不能，请修改。（A）（B）（C）（D）CP时钟控号，请说明当X=0X=1时的电路逻辑功能。能否自启动？如果不能，请修改。1010 X=0M=10X=1时，逻辑功能为M=9计数器。不能自启动。将1111状态箭头转向任一状态。X=0X=1X=031X=131111题4.19答：时序电路的状态转换表如自我检测题4.19表所示，设初始状态为S0，输入序列X=01011101，则输出序列F为 X01输 原现 输 题4.20答：某时序电路的外输入为X，输出为F，状态Q1Q0排序，其状态转换表如自我检测题4.20表，则该电路的逻辑功能是 （A）3题4.20答：某时序电路的外输入为X，输出为F，状态Q1Q0排序，其状态转换表如自我检测题4.20表，则该电路的逻辑功能是 （A）3加/减计数器（B）4/（C）4（D）44.1RSRDSD04.2下降沿触发的主从触发器，相对于时钟信号而言输入激励信号在什么时刻前加入，CPCP上升沿到来之前加入，且一直保持到CP下降沿到来之后，输出信号才能获得稳定的输出。4.34.4题4.5为什么同步RS触发器具有约束条件？RS触发器的激励信号同时从有效变为无效时，触发器的状态不能确定，所以对RS触发器提出了不能使用的约束条件。4.6JKTJKJ=K，JKT触发器的逻辑功能。4.7如何利用D触发器构成JK触发器？DDJQnKQn，DJK触发器的逻辑功能。题4.8触发器逻辑功能的描述方法有哪几种？题4.9时序逻辑电路与组合逻辑电路的主要区别是什么？4.10XQ1Q1F000011110011011010001000100001004.114.114.124.13时序逻辑电路的分析步骤大致分为哪几步？1.4.144.15同步时序电路的设计步骤大致分为哪几步？4.164.1RSRDSD端加习题时，试分别绘出Q的波形，设锁存器的初态为0。4.1图（a）和（b）RSQ4.1 RD ttOOOOttRD ttOOOtOtQQOtOt4.2RS锁存器构造一个消除机械开关震颤的防抖动电路，分析消除抖动原理，机械开关产生的波形如习题4.2图（a）所示。4.2图（b）RS锁存器构成的防抖动电路。利用锁存器的存储功能，在锁存4.2图（b）1S=1R=001端拨向2端，S=0R=11。如果由于开关的抖动，S01R=1不变，214.1RSRDSD端加习题时，试分别绘出Q的波形，设锁存器的初态为0。4.1图（a）和（b）RSQ4.1 RD ttOOOOttRD ttOOOtOtQQOtOt4.2RS锁存器构造一个消除机械开关震颤的防抖动电路，分析消除抖动原理，机械开关产生的波形如习题4.2图（a）所示。4.2图（b）RS锁存器构成的防抖动电路。利用锁存器的存储功能，在锁存4.2图（b）1S=1R=001端拨向2端，S=0R=11。如果由于开关的抖动，S01R=1不变，21S=1R=0，锁存器0R信号变化，也不会影响锁存器输出状态。RS4.2图（c）SS&21QR&QQR4.34.3图（a）是一个锁存器逻辑图，D是输入信号，CPQQQQ&D1QDQDCP=0，锁存器输出QD，Q=DDQQ4.3图（c）4.44.4QQQQ&D1QDQDCP=0，锁存器输出QD，Q=DDQQ4.3图（c）4.44.4JKCP、J、KRDSD端的信号波形图，试绘出Q端的波形图。JKRDSDRDSD1图（b）CP10nsF111QFQ1QF4.5图（a）SDJK1RFRD10nsRD04.64.6图（a）1检出电路，图（b）CPJ10ns，状态Q=0。根据上述对电路功能的分析，得到QF的波形如习题4.5CP=1&JQ 10QJQ图（b）CP10nsF111QFQ1QF4.5图（a）SDJK1RFRD10nsRD04.64.6图（a）1检出电路，图（b）CPJ10ns，状态Q=0。根据上述对电路功能的分析，得到QF的波形如习题4.5CP=1&JQ 10QJQJ CPQK0,RD图（b）CPJ1，RCPQ10RD又恢复到1；14.74.7图（a）JKCP4.7图（b）uOQ&uOQ1Q4.7图（a）K1,JuICPuO,uOQR11，R14.74.7图（a）JKCP4.7图（b）uOQ&uOQ1Q4.7图（a）K1,JuICPuO,uOQR11，R复为1；4.84.8图（a）D触发器及一个边沿JK触发器构成的电路，Q1Q2输出波形分析如习题4.8图（c）所示。Qn+1QnA、B4.9图（a（b（c）DQ21DD&B&&QQQAA&QQQDAQnDQn1AQQn+1QnAJQnKQnJKABJ、KQn+1QnA、B之间的逻辑函数式为：Qn1(AB)QnA4.9图（c）DDBQnAQnDQn+1QnA、BBQn&B&&QQQAA&QQQDAQnDQn1AQQn+1QnAJQnKQnJKABJ、KQn+1QnA、B之间的逻辑函数式为：Qn1(AB)QnA4.9图（c）DDBQnAQnDQn+1QnA、BBQnAQnBQnAQ4.104.100CPQ4.10图（i）1QQQQ1Q1QQQQQQQQQQQ4.114.11图（a）CPA波形如题图（b）所示，各触发器初态为0，试画出各触发器输出端Q1Q2的波形。&AAQ2 AJ1K1JK 14.11图（c）4.114.11图（a）CPA波形如题图（b）所示，各触发器初态为0，试画出各触发器输出端Q1Q2的波形。&AAQ2 AJ1K1JK 14.11图（c）QZQX01QXQZ解：驱动方程：DXQn1XZ4.124.12图（b）4.12图（c）4.134.13图（a）JK触发器构成。写出状态转换表与状态K0K1Q QK 12&QZQX01QXQZ解：驱动方程：DXQn1XZ4.124.12图（b）4.12图（c）4.134.13图（a）JK触发器构成。写出状态转换表与状态K0K1Q QK 12&11XZ0000011010101101&Q0n1Q2QQ1n1Q0Q1Q0QQ 024.134.134.13图（b）&XK2XQ0n1Q2QQ1n1Q0Q1Q0QQ 024.134.134.13图（b）&XK2X XQQXQ12 4.144.14输入初态次态XQ2nQ2n+10 0 0 0 1 1 1 1 初态次态Q2nQ1nQ2n+1Q1n+1 4.144.14图（b）10104.154.15图(a)所示电路的状态转换表及状态转换图，说明它是几进制计K0K J2K2Q0n1Q0Q2Q0Q0QQ1n1Q2Q1Q0 QQQQ 21 4.154.154.144.14图（b）10104.154.15图(a)所示电路的状态转换表及状态转换图，说明它是几进制计K0K J2K2Q0n1Q0Q2Q0Q0QQ1n1Q2Q1Q0 QQQQ 21 4.154.1514.164.16X K11XK2X11Q2n1XQ14.16初态次态Q2nQ1nQ2n+1Q1n+1 4.16习题4.17分析习题4.17图(a所示同步时序电路的功能，并作出当电平输入X0Z1X&1&Z1&XK1K12Q1n1XQ1XQ2 XQQ 2Z4.174.17输入初态次态输出XQ2n4.16习题4.17分析习题4.17图(a所示同步时序电路的功能，并作出当电平输入X0Z1X&1&Z1&XK1K12Q1n1XQ1XQ2 XQQ 2Z4.174.17输入初态次态输出XQ2nQ2n+1Z0 00 00 00 01 01 0输入初态次态XQ2nQ2n+10 0 0 0 1 1 1 1 4.184.181QQQQ& 12& QQQ1n 2 Q题4.184.181QQQQ& 12& QQQ1n 2 Q题4.18表所示。4.1874.19X01X01码时输ZZ0JKVHDL实现上述功能的行为设电路的初态为A，若输入X1，停在状态A，电路输出为0；若输入X0，意味着出现了需要识别01序列的第一位代码0，电路从初态A进入次态B，电路输出仍为0。状态B表示有一个代码0输入。BX00，电路停在状电路回到初始状态ASn+1为次态，Z为输入，Sn4.19（b）状态转换表4.19表（a）X0101X01AB初态次态Q3nQ2nQ3n+1Q2n+1 1 01 1A、B01A、B两个状态，得到习题4.19表（b）的状态转换表。&Q1ZXQZ,J KA、B01A、B两个状态，得到习题4.19表（b）的状态转换表。&Q1ZXQZ,J K4.19图所示。该电路的VHDL描述如下：LIBRARYENTITYxiti4_19ISx:INstd_logic;ENDxiti4_19;ARCHITECTUREbeOFxiti4_19TYPEfsm_stIS(s0,IFreset='1'THENcurrent_state<=ELSIFrising_edge(clk)THENcurrent_state<=ENDENDWHENs0--状态的枚举类型定义--状态信号的定义--时序进程--异步复位--状态转换--组合进程--输入不同，次态不同x='1'THENnext_state<=s0;z<=ELSIFx='0'THENnext_state<=s1;z<='0';endif;WHENs1 x='0'THENnext_state<=s1;z<=ELSIFx='1'THENnext_state<=s0;z<='1';ENDIF;ENDCASE;ENDPROCESS;END--输入不同，次态和输出不同4.20X1、X2DZ。该时序电路有两个X1X2=01或X1X2=10A，输出为0X1X2=01或X1X2=10BA0现态，Sn+1为次态，Z为输出。X1X2=01或X1X2=10A，输出为0X1X2=01或X1X2=10BA0现态，Sn+1为次态，Z为输出。4.20表（a）X1、X2为输入，Sn&Q=Z得到习题4.20表（b）的状态转换表。4.20（b）状态转换表QQn1X1XX1XDX1XZX1X根据驱动方程和输出方程画出逻辑图如习题4.204.2133个以上的１时，电路输出为１，否则输出为0，要求采用JK触发器实现。用VHDL实现上述功能的行为描述。XZ。该时序电路只有一个输设电路的初态为A，若输入X0，停在状态A，电路输出为0；若输入X1，意味着现了需要识别111序列的第一位代码代码1输入。若电路处于状态B，输入X1，电路进入次态B，电路输出仍为0。状态B表示有一个时，电路返回状态A，输出Z0；若输入X1，表示出若电路处于状态C，输入X0时，电路返回状态A，输出Z0；若输入X1，表示101ABSn+1为次态，Z为输出。为输入，SnX 4.21表（a）01&X00、01Z&4.21表（b）4.21（b）状态转换表4.21图（a）Q1n1Sn+1为次态，Z为输出。为输入，SnX 4.21表（a）01&X00、01Z&4.21表（b）4.21（b）状态转换表4.21图（a）Q1n1 ,Z根据状态方程以及题目规定使用的JKK1K 4.21图（b）所示。用VHDL实现上述功能的程序清单如下：LIBRARYUSEieee.std_logic_1164.all;ENTITYxiti4_21ISPORT(:INx:INENDxiti4_21;ARCHITECTUREbeOFxiti4_21TYPEfsm_stISreg:PROCESS(reset,clk)IFreset='1' current_state<=ELSIFrising_edge(clk)THENcurrent_state<=ENDENDcom:PROCESS(current_state,x)--状态的枚举类型定--状态信号的定--时序进--异步复--状态转--组合进X0×1×××XABC01WHENs0x='0'THENnext_state<=s0;z<=ELSIFx='1'THENnext_state<=s1;z<='0';ENDIF;WHENs1x='0'THENnext_state<=s0;z<=WHENs0x='0'THENnext_state<=s0;z<=ELSIFx='1'THENnext_state<=s1;z<='0';ENDIF;WHENs1x='0'THENnext_state<=s0;z<=ELSIFx='1'THENnext_state<=s2;z<='0';ENDIF;WHENs2x='0'THENnext_state<=s0;z<=ELSIFx='1'THENnext_state<=s2;z<='1';ENDIF;ENDCASE;ENDPROCESS;END传输设备中作同步信号。有几种巴克码，1110010JKXZ4.22表（a）状态转换表A、HA表示，由此得到简化状态转换表习题4.22表（b）所示。4.22表（b）Q2Q1Q07A～G，电路采用的编码方案不同，将得不同的设计结果，这里采用的编码定义如下：A=000、B=001、C=100、D=110、E=010、F=0114.22图（a）XABCDEFG01XABCDEFGH014.22表QXXX QXXX &&&1X&&ZXQ2×11××1×××1×××10×0××10××00××01××1××10×××0×××0××1100××00××10××0×××××××11×100×0××××0000××××××××0110XJKJKJZ000000011111110104.22表QXXX QXXX &&&1X&&ZXQ2×11××1×××1×××10×0××10××00××01××1××10×××0×××0××1100××00××10××0×××××××11×100×0××××0000××××××××0110XJKJKJZ00000001111111010000111000011111001100100110011101010100101010110000000010111101001000100001010000100001011000010000×××0101×××10××××111××××0001000××00×00××10×00××01××0××11××0110×1×0×01×1×0×000×1×1×1××1×0×1×100000010000000000J2K2J1XQ2QK1Q0XQQQXK22014.22图（b）4.234.234.23表（a）4.23表（b）J2K2J1XQ2QK1Q0XQQQXK22014.22图（b）4.234.234.23表（a）4.23表（b）解：观察习题4.23表（a），状态B、EX=I时，输出相同，次态交错X=J时，输出X=JA4.23表（c）4.23表（d）4.23表（c）A、B，与各自现态相同；X=J时，次态交错；X=KE、F。状态E、F在对应的时，次态相同；X=K时，次态与各自现态相同。状态A、B为等价状态，合并后用状态A表示。X01GX01HXIJABBBCCDXIJKAAECADEDEXIJKFXIJG根据等价的传递性，[A，C，H，F]A表示；其余状态不等价，得到的简化状态转换表如习题4.24表（b）所示。BCDEFGHABCDEFG0Q1、Q2Q3根据等价的传递性，[A，C，H，F]A表示；其余状态不等价，得到的简化状态转换表如习题4.24表（b）所示。BCDEFGHABCDEFG0Q1、Q2Q31R×××××××√×××××√××××1.K1 CP1CP3CP,CP22.(Q1n(Q2n (Q33.分析状态方程，Q1CP的下降沿翻转，Q2Q1的下降沿翻转，Q3CPQ1、Q2Q34.25图（c）1.K1 CP1CP3CP,CP22.(Q1n(Q2n (Q33.分析状态方程，Q1CP的下降沿翻转，Q2Q1的下降沿翻转，Q3CPQ1、Q2Q34.25图（c）B、CBCAAB CA解：1.D0QCP0 D1CP1,2.Q0n1(Q0nQ1n1(Q0nQ0R0Q1。当Q10时，清零信号有效，Q0B,C4.274.27图（a）0CPQ1、Q2ZZCP解：1.D1Q D22.Q1, R2 Q10时，清零信号有效，Q23.ZCP4.4.274.27图（a）0CPQ1、Q2ZZCP解：1.D1Q D22.Q1, R2 Q10时，清零信号有效，Q23.ZCP4.4.27图（b）1Q1 Q2 ZZ结论：ZCP3分频信号，ZCP4.280010序列检测器的状态转换图，并求出最简状态转换表。序列码可以重叠。XZ4.28ABDC14.29X＝0时为六进制，X＝１4.29习题4.29 状态转换XXX QXXX &&X1J3K3K2Q1XK11JQJ1Q24.29图（b）所示。用VHDL实现上述功能的程序清单如下：LIBRARY&×11××1×××××××1××1××11×××××××1××0××10×××××××××××101××00××××××01××××××01×4.29习题4.29 状态转换XXX QXXX &&X1J3K3K2Q1XK11JQJ1Q24.29图（b）所示。用VHDL实现上述功能的程序清单如下：LIBRARY&×11××1×××××××1××1××11×××××××1××0××10×××××××××××101××00××××××01××××××01××××××××××0001××××××××00×0输入现态次态XQ3nQ2nQ3n+1Q2n+1 0 0 0 0 0 0 1 1 1 USEieee.std_logic_1164.all;ENTITYxiti4_29ISPORT(clk,reset,x:INz:OUTstd_logic_vector(1downtoENDARCHITECTUREbeOFxiti4_29TYPEfsm_stis(s0,s1,s2,s3,s4,s5);reg:PROCESS(reset,clk)IFreset='1'USEieee.std_logic_1164.all;ENTITYxiti4_29ISPORT(clk,reset,x:INz:OUTstd_logic_vector(1downtoENDARCHITECTUREbeOFxiti4_29TYPEfsm_stis(s0,s1,s2,s3,s4,s5);reg:PROCESS(reset,clk)IFreset='1' current_state<=ELSIFrising_edge(clk)THENcurrent_state<=ENDENDcom:PROCESS(current_state,x)WHENs0=>--进位输出--状态的枚举类型定--状态信号的定--时序进--异步复--状态转--组合进x='0'THENELSIFx='1'THENnext_state<=s1;ENDIF;WHENs1=>x='0'THENELSIFx='1'THENnext_state<=s2;ENDIF;WHENs2x='0'THENELSIFx='1'THENnext_state<=s0;z<="10";ENDIF;WHENs3=>x='0'THENELSIFx='1'THENnext_state<=s0;ENDIF;WHENs4=>x='0'THENELSIFx='1'THENnext_state<=s0;ENDIF;WHENs5x='0'THENnext_state<=s0;ELSIFx='1'THENnext_state<=s0;z<="00";ENDIF;ENDCASE;ENDPROCESS;END4.304.30表（a）X、Y是控制端，要求采用JK触发器实现。用VHDL实现上述功能的行为描述。4.30（b）表所示。根据习题4.30表（b）4.30图所示。J2XYYQ1K2XYXYQ1JYKY14.30表XQ1XXX YYY4.30表最后，根据激励方程画出逻辑图,逻辑图略。用VHDL实现上述功能的程序清单如下：LIBRARYUSEieee.std_logic_1164.all;ENTITYxiti4_30ISPORT(clk,reset,x,y:INstd_logicENDxiti4_30;ARCHITECTUREbeOFxiti4_30TYPEfsm_stISSIGNALcurrent_state,next_state:fsm_st;tem<=输入现态次态XQ2nQ2n+1 0 0 4.30表XQ1XXX YYY4.30表最后，根据激励方程画出逻辑图,逻辑图略。用VHDL实现上述功能的程序清单如下：LIBRARYUSEieee.std_logic_1164.all;ENTITYxiti4_30ISPORT(clk,reset,x,y:INstd_logicENDxiti4_30;ARCHITECTUREbeOFxiti4_30TYPEfsm_stISSIGNALcurrent_state,next_state:fsm_st;tem<=输入现态次态XQ2nQ2n+1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 ×11××11××00××11×1××11××100××11××××10××01××00××1101××10××00××11×× XYXYXYQ2Q2QQ2QQ2QQ2Q0011 reg:PROCESS(reset,clk)IFreset='1' current_state<=ELSIFrising_edge(clk)THENcurrent_state<=ENDENDcom:PROCESS(current_state,tem)WHENs0--异步复--状态转tem="00"THENnext_state<=s1;reg:PROCESS(reset,clk)IFreset='1' current_state<=ELSIFrising_edge(clk)THENcurrent_state<=ENDENDcom:PROCESS(current_state,tem)WHENs0--异步复--状态转tem="00"THENnext_state<=s1;--减计数输ELSIFtem="01"THENnext_state<=s3;z<="01";ELSIFtem="10"THENnext_state<=s3;z<="00";ELSIFtem="11"THENnext_state<=s0;ENDWHENs1tem="00"THENELSIFtem="01"THENnext_state<=s0;z<="00";ELSIFtem="10"THENnext_state<=s2;z<="00";ELSIFtem="11"THENENDWHENs2tem="00"THENELSIFtem="01"THENnext_state<=s1;z<="00";ELSIFtem="10"THENnext_state<=s1;z<="00";ELSIFtem="11"THENENDWHENs3--加计数输tem="00"THENELSIFtem="01"THENnext_state<=s2;z<="00";ELSIFtem="10"THENnext_state<=s0;z<="00";ELSIFtem="11"THENENDENDEND4.31图（a（b）QQQQQ21习题4.31图答所示。不同：图（a）能自启动，图（b）11状态时，图（b）电路始终提示：1）3个触发器激励信号构成首尾相接，0号可以异步置位，122）3&&AS解：1）3只要信号A为低电平，0号可以异步置位，1号和2号可以异步复位,只3个触发器的输出全零,1，A为低电平2)提示：1）3个触发器激励信号构成首尾相接，0号可以异步置位，122）3&&AS解：1）3只要信号A为低电平，0号可以异步置位，1号和2号可以异步复位,只3个触发器的输出全零,1，A为低电平2)设触发器初态第1个时钟脉冲的上升沿到来以后,触发器状态Q0Q1Q2=010。第2个时钟脉冲的上升沿到来以后触发器状态Q0Q1Q2001。第3个时钟脉冲100→010→001→100。其他状态为Q0Q1Q2=100。有效循环状态为触发器状态1个“1为3。4.33A、B、CA、B、C011011JK解：根据题目要求，得到其状态转换表如习题4.33Q2BK1QAK 2习题4.33 状态转换习题4.34试设计一个加1、加2同步计数器。当控制信号X为0时，计数器作十进制加１2X0S0、S1、…S9S0、S2、…S8表示，设进位输出端Z2S1、S3、…S9014.34Sn+1/Z1Q2BK1QAK 2习题4.33 状态转换习题4.34试设计一个加1、加2同步计数器。当控制信号X为0时，计数器作十进制加１2X0S0、S1、…S9S0、S2、…S8表示，设进位输出端Z2S1、S3、…S9014.34Sn+1/Z14.354.35图（a）DCX01×××××输入现态次态 Q1nQ1n+1 （1）4.35（b）所示输入信号的作用下，QSSCQXYXY01QS32个数来自电路的输入信号X、Y，另一个数是全加器的进位输入CI；全加器的和为电路的输出信号S；全CODQ（1）4.35（b）所示输入信号的作用下，QSSCQXYXY01QS32个数来自电路的输入信号X、Y，另一个数是全加器的进位输入CI；全加器的和为电路的输出信号S；全CODQCI相D4.354.354.35图（c）4.364.36图（a）所示，该系统由时序电路和组合电路两部分组成，F是该系统的输出端，图中组合电路真值表如习题4.36表所示。（1）D输入输出QnXYCO00 000 001 001 110 010 111 111 1Σ D3D2D1D0=0110并保持不变，试画出器的初态均为1。FCP&&&FF4.36Q0 D1Q0Q1Q1QQ1QQ1n1Q0Q1Q1Q QQ 1D3D2D1D0=0110并保持不变，试画出器的初态均为1。FCP&&&FF4.36Q0 D1Q0Q1Q1QQ1QQ1n1Q0Q1Q1Q QQ 14.36图（b）（2）4.36表所示组合电路功能表，Q2Q2=0时，组合电路实现数据选择器的功能，Q1Q0是数据选择器的地址信号。CP3JKQ2Q1Q0Q2Q1F × 0 K00K KQ 14.37 000111C1,B1,A,11QQQQQQQ K00K KQ 14.37 000111C1,B1,A,11QQQQQQQ Q1Q0Q1C1Q2Q1Q2Q0Q2Q1Q2Q 4.37图（b）图（b）F1、F2F3&&&&&&&&000011010010001011010000（（Q2Q1A1B1A2B201234567 J1A(AK1A(AK1JJB(AKB(AK222&R1R&D&1=1 RD&11ARB&ABF1Q1Q A、BK1K2K1Q1n1BJ1A(AK1A(AK1JJB(AKB(AK222&R1R&D&1=1 RD&11ARB&ABF1Q1Q A、BK1K2K1Q1n1B0：A B1：Q1n1AK2K1B0：Q1n1AK2K1Q1n1B1：AK 24.38Q2nQ2n+1Q1n+1/F1F2（2）RD=0时，触发器清零，F1=0，F2=1，F3=04.38图（c）AB（1）Q1111Q 111QCCDDQQ11111QQCC11111QTG3门导通，传输信号；TG1TG4C=1、C=0时，TG2、TG3门关闭；TG1Q2n+1Q1n+1/F1F2（