门电路与组合逻辑电路

关于门电路与组合逻辑电路9.1数字电路概述9.1.1脉冲信号和数字信号电子电路中的信号模拟信号数字信号随时间连续变化的信号时间和幅度都是离散的如：正弦波、锯齿波信号等如：脉冲信号等第2页,共190页，2024年2月25日，星期天1.脉冲信号的参数AtWtftr脉冲幅度：A脉冲宽度：tW脉冲前沿：tr脉冲后沿：tf脉冲周期：T脉冲频率：f=1/TT0.9A0.5A0.1A第3页,共190页，2024年2月25日，星期天正脉冲：跃变后的电位比跃变前高0V3V（-3V）（0V）负脉冲：跃变后的电位比跃变前低0V-3V（3V）（0V）正、负脉冲信号第4页,共190页，2024年2月25日，星期天脉冲信号产品数量的统计。数字表盘的读数。数字电路信号：tu脉冲信号2、数字信号第5页,共190页，2024年2月25日，星期天研究数字电路时注重电路输出、输入间的逻辑关系，因此不能采用模拟电路的分析方法。主要的工具是逻辑代数，电路的功能用逻辑状态表（真值表）、逻辑表达式及波形图表示。在数字电路中，三极管工作在开关状态，即工作在饱和和截止状态。第6页,共190页，2024年2月25日，星期天晶体管的开关作用晶体管工作的区域（1）截止区特点：（1）集电结、发射结反偏（2）基极电流IB=0（3）集电极电流Ic=0CEBUo+uccUi(4)输出电压Uo=UccUCE=Ucc

好象开关断开一样第7页,共190页，2024年2月25日，星期天（2）放大区特点：（1）发射结正偏、集电结反偏（2）基极电流、集电极电流成线性关系

Ic=βIBCEBUo+uccUi(3)输出电压Uo=Ucc-IcRc第8页,共190页，2024年2月25日，星期天（3）饱和区特点：（1）发射结正偏、集电结正偏（2）基极电流、集电极电流不成线性关系

Ic<βIB(4)输出电压Uo=0(3)集射极电压（即饱和管压降）UCE=0.3CEBUo+uccUiUCE=0好象开关闭和一样第9页,共190页，2024年2月25日，星期天R1R2AF+uccuAtuFt+ucc0.3V三极管的开关特性：截止饱和第10页,共190页，2024年2月25日，星期天

UiUoKUccRK开------Uo=1,输出高电平K合------Uo=0,输出低电平可用三极管代替第11页,共190页，2024年2月25日，星期天十进制：以十为基数的计数体制表示数的十个数码：0、1、2、3、4、5、6、7、8、9遵循逢十进一的规律157=常用数制位权：10n9.1.2二进制第12页,共190页，2024年2月25日，星期天二进制：以二为基数的计数体制表示数的两个数码：0、1遵循逢二进一的规律（1001）B==(9)D位权：2n第13页,共190页，2024年2月25日，星期天优缺点用电路的两个状态---开、关来表示二进制数，数码的存储和传输简单、可靠。位数较多，使用不便；不合人们的习惯，输入时将二进制转换成二进制，运算结果输出时再转换成十进制数。第14页,共190页，2024年2月25日，星期天二进制与十进制之间的转换二进制转换为十进制按权展开（1011）B==(11)D012321212021+

++

十进制转换为二进制求商取余(25)D=(11001)B十进制与二进制之间的转换，可以用二除十进制数，余数是二进制数的第0位（K0

），然后依次用二除所得的商，余数依次是第一位（K1

）、第二位（K2

）、……。第15页,共190页，2024年2月25日，星期天225

余1

K0122

余0

K162

余0

K232

余1

K312

余1

K40转换过程：(25)D=(11001)B高位低位第16页,共190页，2024年2月25日，星期天二—十进制（BCD码）：用二进制码表示的十进制数：0~9十个状态，用四位二进制码表示一位十进制数：0000000110001001010011010011001001011100BCD码十进制数2103765894第17页,共190页，2024年2月25日，星期天9.2逻辑代数和逻辑函数9.2.1逻辑代数在数字电路中，我们要研究的是电路的输入输出之间的逻辑关系，所以数字电路又称逻辑电路，相应的研究工具是逻辑代数（布尔代数）。在逻辑代数中，逻辑函数的变量只能取两个值（二值变量），即0和1，中间值没有意义，这里的0和1只表示两个对立的逻辑状态，如电位的低高（0表示低电位，1表示高电位）、开关的开合等。第18页,共190页，2024年2月25日，星期天（1）“与”逻辑运算和与门A、B、C都具备时，事件F才发生。EFABC设开关闭为“1”开关开为“0”灯亮为“1”不亮为“0”则A、B、C与灯F的关系为“与”逻辑与逻辑1.基本逻辑运算及其表示方法第19页,共190页，2024年2月25日，星期天&ABCF逻辑符号二极管与门电路BAFVD1VD2R+5V输入：A、B：3V逻辑“1”输入：A、B：0V逻辑“0”输出：F：3V逻辑“1”；0V逻辑“0”第20页,共190页，2024年2月25日，星期天F=A•B•C逻辑式逻辑与（逻辑乘）AFBC00001000010011000010101001101111逻辑状态表全1出1有0出0第21页,共190页，2024年2月25日，星期天（2）“或”逻辑运算和或门A、B、C只有一个具备时，事件F就发生。AEFBC开关闭为“1”开关开为“0”灯亮为“1”不亮为“0”则A、B、C与灯F的关系为“或”逻辑或逻辑第22页,共190页，2024年2月25日，星期天1ABCF逻辑符号BAFVD1VD2R-5V二极管或门电路输入：A、B：3V逻辑“1”0V逻辑“0”输出：F3V逻辑“1”0V逻辑“0”第23页,共190页，2024年2月25日，星期天F=A+B+C或逻辑式逻辑或(逻辑加)AFBC00001001010111010011101101111111逻辑状态表全0出0有1出1第24页,共190页，2024年2月25日，星期天（3）“非”逻辑运算和非门A具备时，事件F不发生；A不具备时，事件F发生。AEFR非逻辑开关闭为“1”开关开为“0”灯亮为“1”灯不亮为“0”则开关A与灯F的关系为“非”逻辑第25页,共190页，2024年2月25日，星期天逻辑符号三极管非门电路输入：A：3V逻辑“1”0V逻辑“0”输出：F3V逻辑“1”0V逻辑“0”AF1AFRB+UCCRC+3V限幅二极管第26页,共190页，2024年2月25日，星期天逻辑式逻辑非逻辑反逻辑状态表AF0110有1出0有0出1第27页,共190页，2024年2月25日，星期天与或非条件A、B都具备，则事件F发生条件A、B有一个或一个以上具备，则事件F发生条件A不具备，则事件F发生条件A具备，则事件F不发生F=ABF=A+BF=A有0出0全1出1有1出1全0出0有0出1有1出0逻辑关系含义逻辑表达式记忆口诀逻辑符号&ABCF1ABCFAF1第28页,共190页，2024年2月25日，星期天A+0=AA+1=1A•0=0•A=0A•1=A所以，可以得到以下逻辑运算：0•0=0•1=1•0=01•1=10+0=00+1=1+0=1+1=12.基本逻辑运算法则第29页,共190页，2024年2月25日，星期天逻辑代数的基本定律交换律结合律分配律A+B=B+AA•B=B•AA+(B+C)=(A+B)+C=(A+C)+BA•(B•C)=(A•B)•CA(B+C)=A•B+A•CA+B•C=(A+B)(A+C)普通代数不适用!3.逻辑代数的基本定律第30页,共190页，2024年2月25日，星期天A+AB=A证明：A+AB=A(1+B)=A•1=A利用运算规则可以对逻辑式进行化简。例如：被吸收吸收律第31页,共190页，2024年2月25日，星期天可以用列真值表的方法证明：反演律第32页,共190页，2024年2月25日，星期天

1+1=？思考1+1=？十进制运算：1+1=2逻辑运算：1+1=1二进制运算1+1=10第33页,共190页，2024年2月25日，星期天4.几种常用的逻辑运算“与”、“或”、“非”是三种基本的逻辑关系，任何其它的逻辑关系都可以以它们为基础表示。与非：条件A、B、C都具备，则F不发生。&ABCF或非：条件A、B、C任一具备，则F不发生。1ABCF第34页,共190页，2024年2月25日，星期天异或：输入不同时，输出为“1”，输入相同时，输出为“0”=1AB同或：输入不同时，输出为“0”，输入相同时，输出为“1”=1ABF第35页,共190页，2024年2月25日，星期天9.2.2逻辑函数及其表示法1、逻辑函数任何一个具体的逻辑因果关系都可以用一个确定的逻辑函数来描述。2、逻辑函数的表示法逻辑函数式把逻辑函数的输入、输出关系写成与、或、非等逻辑运算的组合式，即逻辑代数式，称为逻辑函数式，我们通常采用“与或”的形式。比如：ABCCBACBACBACBAF++++=第36页,共190页，2024年2月25日，星期天逻辑图把相应的逻辑关系用逻辑符号和连线表示出来。&AB&CD1FF=AB+CD第37页,共190页，2024年2月25日，星期天逻辑状态表将输入、输出的所有可能状态一一对应地列出第38页,共190页，2024年2月25日，星期天n个变量可以有2n个组合，一般按二进制的顺序，输出与输入状态一一对应，列出所有可能的状态。注意！第39页,共190页，2024年2月25日，星期天ACBF00001000101110011010111100001111ABCBACCBABCAF=+++3.逻辑函数表示形式的转换（1）由真值表转换到与或表达式第一步：取真值表中函数值为“1”的各项，将变量写成“与”的形式；（变量为1，取其本身，变量为0，取其反）第二步：将各项写成“或”的形式第40页,共190页，2024年2月25日，星期天（2）由逻辑表达式转换到真值表第一步：把逻辑表达式中变量的各种取值组合有序地添入真值表中；（有n个变量时，变量的取值组合有2n个）ABF001001110110第二步：计算出变量的各种取值组合对应的函数值，并添入表中。（3）逻辑表达式与逻辑图的转换前面已经提到，在此不再重复第41页,共190页，2024年2月25日，星期天9.2.3逻辑函数的化简

在实现同一逻辑功能的前提下，逻辑式越简单，则需要门的数量越少，电路越简单。所以逻辑式的化简是分析和设计逻辑电路必不可少的步骤。化简：（1）根据逻辑代数的运算法则将逻辑式的项数减少，将每一项中的变量减少。（2）根据要求将逻辑式转换为需要的逻辑运算形式。如：“与非与非表达式”。第42页,共190页，2024年2月25日，星期天用与非门实现=第43页,共190页，2024年2月25日，星期天例1：反演配项被吸收被吸收1．应用逻辑代数运算法则化简第44页,共190页，2024年2月25日，星期天例2：反变量吸收提出AB=1提出A第45页,共190页，2024年2月25日，星期天？AB=ACB=C?A+B=A+CB=C?请注意与普通代数的区别！第46页,共190页，2024年2月25日，星期天用与非门实现下列逻辑关系，画出逻辑图F=AB+AC=AB+AC=AB·AC&B&CF例3&A&&第47页,共190页，2024年2月25日，星期天把逻辑函数的输入、输出关系写成与、或、非等逻辑运算的组合式，即逻辑代数式，称为逻辑函数式，我们通常采用“与或”的形式。比如：若表达式中的乘积包含了所有变量的原变量或反变量，则这一项称为最小项，上式中每一项都是最小项。若两个最小项只有一个变量以原、反区别，称它们逻辑相邻。2、应用卡诺图化简（1）最小项与逻辑相邻第48页,共190页，2024年2月25日，星期天逻辑相邻逻辑相邻的项可以合并，消去一个因子第49页,共190页，2024年2月25日，星期天（2）卡诺图

所谓卡诺图，就是和变量的最小项对应的按一定规则排列的方格图，每一小方格填入一个最小项。n个输入变量有2n个最小项，卡诺图也就有2n个小方格，在卡诺图的行和列分别标出变量及其状态注意：变量状态的次序是00，01，11，10为了保证卡诺图中的各最小项之间逻辑相邻第50页,共190页，2024年2月25日，星期天ABC0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1对应的最小项及其编号最小项编号第51页,共190页，2024年2月25日，星期天mo

m2m1

m30 101AB二变量卡诺图AB0 101第52页,共190页，2024年2月25日，星期天mo

m2m6

m4m1

m3m7

m50001111001BCA三变量卡诺图0001111001BCA第53页,共190页，2024年2月25日，星期天0001111000011110CDAB四变量卡诺图第54页,共190页，2024年2月25日，星期天画法：根据逻辑式或真值表画出卡诺图将逻辑式中的最小项或真值表中取“1”的最小项用“1”填入卡诺图中相应的小方格内。逻辑式原变量为“1”；反变量为“0”第55页,共190页，2024年2月25日，星期天例4：BCA00011110011111第56页,共190页，2024年2月25日，星期天例5：CDAB0001111000011110逻辑表达式不是最小项的形式，化成最小项后，再画卡诺图111111111111111111第57页,共190页，2024年2月25日，星期天例6：BCA00011110011111根据下面的真值表画出卡诺图ABCF00000010010001111000101111011111第58页,共190页，2024年2月25日，星期天将卡诺图中所有取值为“1”的相邻小方格圈成矩形或方形，然后合并化简。（3）应用卡诺图化简化简的原则：方法：

将取值为1的相邻小方格圈成矩形或方形;所圈小方格的个数为2n

个

相邻是指几何相邻或同行的最左端和最右端，同列的最上方和最下方相邻项合并圈的个数应最少，圈内小方格的个数尽可能多，每圈一个新圈时，至少包含一个新项第59页,共190页，2024年2月25日，星期天CDAB0001111000011110例7：1111111111F=第60页,共190页，2024年2月25日，星期天例8：BCA00011110011111根据下面的真值表画出卡诺图并化简ABCF00000010010101111000101111001111F=第61页,共190页，2024年2月25日，星期天例8：BCA00011110011111Y=第62页,共190页，2024年2月25日，星期天例9：CDAB0001111000011110111111111111111111Y=第63页,共190页，2024年2月25日，星期天逻辑门电路门电路是用以实现逻辑关系的电子电路。门电路主要有：与门、或门、非门、与非门、或非门、异或门等。在数字电路中，一般用高电平代表1、低电平平代表0，即所谓的正逻辑系统。100V只要能判断高低电平即可只要能判断高低电平即可9.3逻辑门电路第64页,共190页，2024年2月25日，星期天9.3.1分立元件门电路二极管与门FVD1VD2AB+12V&ABF第65页,共190页，2024年2月25日，星期天二极管或门FVD1VD2AB-12V1ABF第66页,共190页，2024年2月25日，星期天R1VDR2AF+12V+3V三极管非门AF1第67页,共190页，2024年2月25日，星期天R1VDR2F+12V+3V三极管非门VD1VD2AB+12V二极管与门与非门&ABF第68页,共190页，2024年2月25日，星期天分立元件门电路缺点1）体积大、工作不可靠。2）需要不同电源。3）各种门的输入、输出电平不匹配。集成门电路与分离元件电路相比，集成电路具有体积小、可靠性高、速度快的特点，而且输入、输出电平匹配，所以早已广泛采用。根据电路内部的结构，可分为DTL、TTL、HTL、CMOS管集成门电路。第69页,共190页，2024年2月25日，星期天TTL与非门的外形1234561413121110987&&&&1.TTL门电路双列直插式74LS009.3.2集成逻辑门电路第70页,共190页，2024年2月25日，星期天1）电压传输特性TTL与非门的特性和技术参数测试电路&+5Vuiu0第71页,共190页，2024年2月25日，星期天u0(V)ui(V)123UOH(3.6V)UOL(0.3V)传输特性曲线u0(V)ui(V)123UOH“1”UOL(0.3V)阈值UT=1.4V理想的传输特性输出高电平输出低电平第72页,共190页，2024年2月25日，星期天（1）输出高电平UOH、输出低电平UOLUOH2.4VUOL

0.4V便认为合格。

典型值UOH=3.6VUOL

=0.3V2）主要参数UOH(3.6V)(0.3V)UOL（2）输入高电平UIH、

输入低电平UILu0(V)ui(V)123UILUIHUoffUon典型值UIH=3.6VUIL

0.3V

开门电平Uon=UIH（min）关门电平Uoff=UIL（max）典型值Uon=1.8VUoff

=0.8V

第73页,共190页，2024年2月25日，星期天（3）阈值电压UTui<UT时，认为ui是低电平。ui>UT时，认为ui是高电平。UT=1.4Vu0(V)ui(V)123UOHUOL阈值UT=1.4V第74页,共190页，2024年2月25日，星期天（4）抗干扰容限（噪声容限）低电平噪声容限：

UNL=Uoff-UIL高电平噪声容限：

UNH=UIH-Uonu0(V)ui(V)123UOH(3.4V)(0.3V)UOLUILUIHUoffUonUNLUNH第75页,共190页，2024年2月25日，星期天（5）扇出系数&&？前后级之间电流的联系门电路输出驱动同类门的个数第76页,共190页，2024年2月25日，星期天（6）平均传输时间tuiotuoo50%50%tpd1tpd2平均传输时间第77页,共190页，2024年2月25日，星期天1、悬空的输入端相当于接高电平。2、为了防止干扰，可将悬空的输入端接高电平。注意！第78页,共190页，2024年2月25日，星期天2.MOS门电路MOS反相器0UDSIDuiuoUCCR负载线ui=“1”ui=“0”uo=“0”uo=“1”第79页,共190页，2024年2月25日，星期天uiuoUDDuiuoUDD实际结构等效结构负载管驱动管第80页,共190页，2024年2月25日，星期天CMOS反相器UDDSVT2DVT1AFNMOS管PMOS管CMOS电路第81页,共190页，2024年2月25日，星期天UDDSVT2DVT1AFA=0截止导通F=“１”工作原理：第82页,共190页，2024年2月25日，星期天UDDSVT2DVT1AFA=１导通截止F=“０”工作原理：第83页,共190页，2024年2月25日，星期天VTN1UDDSDVTP2VTP1VTN2ABFA=0B=0截止导通F=1CMOS与非门第84页,共190页，2024年2月25日，星期天VTN1UDDSDVTP2VTP1VTN2ABFA=0B=1截止导通F=1第85页,共190页，2024年2月25日，星期天VTN1UDDSDVTP2VTP1VTN2ABFA=1B=0截止导通F=1第86页,共190页，2024年2月25日，星期天VTN1UDDSDVTP2VTP1VTN2ABFA=1B=1导通F=0截止第87页,共190页，2024年2月25日，星期天ABF001110011011CMOS电路的优点：１、静态功耗小。２、允许电源电压范围宽（318V）。3、扇出系数大，抗噪容限大。第88页,共190页，2024年2月25日，星期天符号低电平起作用&ABFENE功能表E=1E=03.三态输出与非门符号功能表高电平起作用&ABFENE第89页,共190页，2024年2月25日，星期天０１０三态门主要作为TTL电路与总线间的接口电路用途：E1、E2、E3分时接入高电平E1E2E3公用总线&ABEN&ABEN&ABEN第90页,共190页，2024年2月25日，星期天9.3.3对集成门电路输入、输出端的处理1、多余输入端的处理：TTL：悬空（易引入干扰）直接接+UCC通过合适电阻接+UCCCMOS：直接接+UDD不许悬空！2、输出端的连接：（三态门、OC门除外）输出端不能并联！输出端不能接地！输出端不能直接接电源！！第91页,共190页，2024年2月25日，星期天3、输入电压范围：uiUCC（UDD）+0.5V-0.5V≤≤4、供电电源的选用：TTL：UCC=5~5.5V对电源要求高CMOS：UDD=3~18V对电源适应范围宽第92页,共190页，2024年2月25日，星期天概述逻辑电路组合逻辑电路时序逻辑电路当前的输出仅取决于当前的输入除与当前输入有关外还与原状态有关9.4组合逻辑电路的分析与设计第93页,共190页，2024年2月25日，星期天3、列出输入输出状态表并得出结论。9.4.1组合逻辑电路分析

分析步骤：电路结构输入输出之间的逻辑关系1、由给定的逻辑图写出逻辑关系表达式。4、根据输入输出状态表判断逻辑功能。2、运用逻辑代数对逻辑式进行化简或变换。第94页,共190页，2024年2月25日，星期天例10：分析下图的逻辑功能。

&&&ABF11第95页,共190页，2024年2月25日，星期天状态表相同为“1”不同为“0”同或门=1第96页,共190页，2024年2月25日，星期天例11：分析下图的逻辑功能。

&&&&ABF第97页,共190页，2024年2月25日，星期天状态表相同为“0”不同为“1”异或门=1F第98页,共190页，2024年2月25日，星期天例12：分析下图的逻辑功能。

&2&3&4AMB1F=101被封锁11第99页,共190页，2024年2月25日，星期天&2&3&4AMB1F=010被封锁1选通电路第100页,共190页，2024年2月25日，星期天9.4.2组合逻辑电路设计任务要求最简单的逻辑电路1、指定实际问题的逻辑含义，列出逻辑状态表。分析步骤：2、根据状态表，写出逻辑式。3、用逻辑代数对逻辑式进行化简或变换。4、根据化简、变换后的逻辑式画出逻辑图。第101页,共190页，2024年2月25日，星期天例13：设计三人表决电路（A、B、C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。1)、首先指明逻辑符号取“0”、“1”的含义。三个按键A、B、C按下时为“1”，不按时为“0”。输出是F，多数赞成时是“1”，否则是“0”。2)、根据题意列出逻辑状态表。第102页,共190页，2024年2月25日，星期天逻辑状态表ACBF000010001011100110101111000011113)根据状态表，写出逻辑式。（1）取结果为“1”的项，将输入变量写成“与”的形式；（变量为1，取原变量，变量为0，取反变量）ABCBACCBABCAF=+++4)、化简逻辑式。（2）将各项写成“或”的形式第103页,共190页，2024年2月25日，星期天ABCBACCBABCAF=+++BCA+BCA+ABCBACCBA++BCA+==ABC++CBABCA+BCA+BCABAC+=+ABC+)(A+BAC+)(BACB+)(C=BC++ACAB第104页,共190页，2024年2月25日，星期天BCA00011110011111ABCBACCBABCAF=+++用卡诺图化简：F=第105页,共190页，2024年2月25日，星期天5)、根据逻辑表达式画出逻辑图。&1&&ABBCF第106页,共190页，2024年2月25日，星期天&&&&ABCF若用与非门实现第107页,共190页，2024年2月25日，星期天设计一个二进制加法器11011001+如：A=1101,B=1001,计算A+B011010011进位信号和二进制加法运算的基本规则：（2）最低位是两个最低位数的叠加，不需考虑进位。（3）其余各位都是三个数相加，包括加数、被加数和低位来的进位信号。（4）任何位相加都产生两个结果：本位和、向高位的进位信号。（1）逢二进一。例14：第108页,共190页，2024年2月25日，星期天一、半加器的设计：0+0=00+1=11+0=11+1=10两个1位二进制数相加，有4种情况；任务要求：实现不考虑低位进位时的两个一位二进制数相加。第109页,共190页，2024年2月25日，星期天（1）确定输入、输出变量输入变量：A---加数；B---被加数；输出变量：S---本位和；C---进位。逻辑状态表（2）列逻辑状态表第110页,共190页，2024年2月25日，星期天逻辑状态表（3）写逻辑表达式第111页,共190页，2024年2月25日，星期天用异或门构成逻辑符号=1&ABSCABCS

CO第112页,共190页，2024年2月25日，星期天用与非门实现画出逻辑图由逻辑式知，需七个门&&&AB&&&&SC第113页,共190页，2024年2月25日，星期天化简后，可得S&&&&AB&C第114页,共190页，2024年2月25日，星期天（2）全加器输入：

Ai---加数；Bi---被加数；Ci-1---低位的进位；输出：

Si---本位和；Ci---进位。第115页,共190页，2024年2月25日，星期天AiBiCi-1SiCi0000000110010100110110010101011100111111逻辑状态表第116页,共190页，2024年2月25日，星期天半加和所以：第117页,共190页，2024年2月25日，星期天全加器逻辑图逻辑符号Si1AiBiCi-1CiCS

CO

COAiBiCi-1sici

CICO第118页,共190页，2024年2月25日，星期天A1B1Ci-1s1c1

CICOA0B0Ci-1s0c0

CICOA11B10101应用举例：构成两位串行进位全加器。“1”“0”“1”“0”“0”“1”“1”“0”“1”思考构成四位串行二进制加法器。第119页,共190页，2024年2月25日，星期天四位二进制超前进位全加器74LS283“0”“1”“1”“1”“1”“0”1674LS283∑3A4∑4B3A3UccGND“1”“1”B4C4∑1∑2B2A2B1A1C0A=1101B=1001“0”“0”“1”“0”“1”第120页,共190页，2024年2月25日，星期天补充：用与非门设计一个4线、2线编码器列编码表、逻辑式、逻辑图第121页,共190页，2024年2月25日，星期天9.5常用组合逻辑模块9.5.1编码器编码：赋予选定的一系列二进制代码以固定的含义。

编码器：实现编码功能的逻辑电路数值文字符号二进制代码编码为了表示字符数字系统的信息第122页,共190页，2024年2月25日，星期天1.二进制编码器将一系列信号状态编制成二进制代码。n个二进制代码（n位二进制数）有2n种不同的组合，可以表示2n个信号。输入：N个信号输出：n位二进制代码2n

N第123页,共190页，2024年2月25日，星期天用与非门组成三位二进制编码器---八线-三线编码器输入：I0I7八个信号输出：F2、F1、F0三位二进制数因为：23

=81、列出状态表（编码表）2、写出逻辑表达式并进行化简和变换3、根据化简和变换后的逻辑式画出逻辑图例15：第124页,共190页，2024年2月25日，星期天I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111编码表第125页,共190页，2024年2月25日，星期天&Y2&Y1&Y01I11I61I21I31I41I51I7I1I2I3I4I5I6I7八-三线编码器第126页,共190页，2024年2月25日，星期天8-3线优先编码器

当待编码的几个信号同时为1时，应按照事先编排好的优先顺序输出。具有此种功能的编码器为优先编码器。74LS148为8-3线优先编码器第127页,共190页，2024年2月25日，星期天输出信号输入信号74LS148引线排列图14131211109812345671615UCCYSYEXI1I2I3I0I7I6I5I4Y2Y1GNDY0S（(E）74LS148输入信号输出信号控制端(使能输入端)优先扩展输出端选通端输入输出都是反变量有信号时，输入为0，输出的反变量组成反码第128页,共190页，2024年2月25日，星期天74LS148编码器状态表输入输出S（E）I0I1I2I3I4I5I7I6Y1Y2Y0YEXYs01111111

0111111

011111

01111

0111

011

01

011111111

111011100110101100010110101001001010000111110111110000000001第129页,共190页，2024年2月25日，星期天在BCD码中，十进制数(N)D

与二进制编码(K3K2K1K0)B的关系可以表示为：(N)D=23

K3+22

K2+21

K1+20

K08421在BCD码中，用四位二进制数表示0~9十个数码。亦称8421码2.二---十进制编码器00000001001000110110011110001001010101008421码十进制数0123456789第130页,共190页，2024年2月25日，星期天将十个状态（对应于十进制的十个代码）编制成BCD码。十个输入需要几位输出？四位输入：I0

I9输出：Y0

Y3列出状态表如下：十-四线编码器二---十进制编码器第131页,共190页，2024年2月25日，星期天编码表0输入Y3Y2Y1Y0I00000I10001I20010I30011I40100I50101I60110I70111I81000I91001逻辑图略第132页,共190页，2024年2月25日，星期天9.5.2译码器1.二进制译码器将输入的一组n位二进制码译成2n种电路状态。也叫n---2n线译码器。译码器的输入：n位二进制代码译码器的输出：2n个高低电平信号编码的逆过程，即将某二进制代码翻译成电路的某种状态。译码第133页,共190页，2024年2月25日，星期天双2-4线译码器74LS139第134页,共190页，2024年2月25日，星期天2-4线译码器74LS139的内部线路输入控制端输出&&&&A1A011111第135页,共190页，2024年2月25日，星期天74LS139的功能表“—”表示低电平有效。第136页,共190页，2024年2月25日，星期天74LS139管脚图一片139种含两个2-4译码器第137页,共190页，2024年2月25日，星期天利用线译码器分时将采样数据送入计算机。2-4线译码器ABCD三态门三态门三态门三态门总线第138页,共190页，2024年2月25日，星期天000全为1工作原理：（以A0A1=00为例）数据2-4线译码器ABCD三态门三态门三态门三态门总线脱离总线第139页,共190页，2024年2月25日，星期天3-8线译码器74LS138基本功能：注意：输出低电平有效扩展功能：利用控制端S1、S2、S3实现级联功能当A2A1A0=000时，Y0=0，其它为1当A2A1A0=001时，Y1=0，其它为1当A2A1A0=010时，Y2=0，其它为1当A2A1A0=111时，Y7=0，其它为1….74LS138A2A0A1S1S2S3Y7Y6Y5Y4Y3Y2Y1Y0第140页,共190页，2024年2月25日，星期天由逻辑式得真值表第141页,共190页，2024年2月25日，星期天1&S1S2S3S其中（当S=1时）….m0~m7为A2A1A0的8个最小项功能分析：74LS138是最小项非的译码第142页,共190页，2024年2月25日，星期天译码器的扩展74LS138A2A0A1S1S2S3Y7Y6Y5Y4Y3Y2Y1Y074LS138A2A0A1S1S2S3Y7Y6Y5Y4Y3Y2Y1Y0A3A2A1A0A3A2A1A0=0000~0111A3A2A1A0=1000~1111Y7Y6Y5Y4Y3Y2Y1Y0Y15Y14Y13Y12Y11Y10Y9Y81第143页,共190页，2024年2月25日，星期天利用中规模组件设计组合电路中规模组件都是为了实现专门的逻辑功能而设计，但是通过适当的连接，可以实现一般的逻辑功能。用中规模组件设计逻辑电路，可以减少连线、提高可靠性。下面介绍用译码器设计组合逻辑电路的方法。第144页,共190页，2024年2月25日，星期天用中规模集成模块译码器实现组合逻辑功能有n个地址输入端的译码器，有2n个信号输出端。即每一个信号输出端与n个输入变量的每一个最小项一一对应1、确定逻辑表达式中的各个最小项（或者是逻辑状态表中结果为1的各个最小项）。步骤：2、先将输入变量接在地址输入端，再把与上步中确定的最小项对应的译码器的输出端适当连接，就可以实现组合逻辑功能。最小项中的原变量为“1”，反变量为“0”；则最小项对应的二进制的代码按权展开后的结果与译码器的输出端的下标对应。第145页,共190页，2024年2月25日，星期天例16：利用CT74LS138型3-8线译码器实现逻辑函数Y=AB+BC+CA变换Y6Y7Y3Y5第146页,共190页，2024年2月25日，星期天CT74LS138A2A0A1S1S2S3Y7Y6Y5Y4Y3Y2Y1Y0ABC&Y“1”总结用n位地址输入的译码器，可以产生任何一种输入变量数不大于n的组合逻辑函数。第147页,共190页，2024年2月25日，星期天逻辑状态表例17：利用CT74LS138型3-8线译码器实现全加器aibici-1sici0000000110010100110110010101011100111111第148页,共190页，2024年2月25日，星期天第149页,共190页，2024年2月25日，星期天CT74LS138A2A0A1S1S2S3Y7Y6Y5Y4Y3Y2Y1Y0ABCi-1Ci“1”&&Si第150页,共190页，2024年2月25日，星期天（2）显示译码器二-十进制编码显示译码器显示器件在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到显示译码器。显示器件：常用的是七段显示器件abcdefg第151页,共190页，2024年2月25日，星期天接法：共阴极：共阳极：“1”亮，“0”不亮abcdefgabcdefg+5V“0”亮，“1”不亮各段加正向电压导通，发光;各段加反向电压截止，不发光各段加反向电压导通，发光;各段加正向电压截止，不发光第152页,共190页，2024年2月25日，星期天七段显示译码表abcdfg

A3A2A1A0

abcdefg

00001111110

00010110000

01000110011e（共阴极接法）

01010111011

01101011111

01111110010

00111111001

00101101101

10001111111

100111110110912345678第153页,共190页，2024年2月25日，星期天显示译码器：CT7449的管脚图消隐控制端114CT7449A1A2A3A0eabcdfgUccGNDBI第154页,共190页，2024年2月25日，星期天完整的功能表请参考相应的参考书。功能表（简表）输入输出显示DABIag10XXXX0000000消隐8421码译码显示字型CT7449与七段显示器件的连接：abfcdegA3A2A1A0abfcdegCT7449第155页,共190页，2024年2月25日，星期天数据输入端输出端9.5.3数据分配器&&&&A1A011DY0Y1Y2Y3功能：使一路输入信号可以从多路输出。分配控制端第156页,共190页，2024年2月25日，星期天DY311DY210DY101DY000数据分配A1A0功能表第157页,共190页，2024年2月25日，星期天9.5.4数据选择器从一组数据中选择一路信号进行传输的电路，称为数据选择器。A0A1D3D2D1D0W控制信号输入信号输出信号数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。第158页,共190页，2024年2月25日，星期天从n个数据中选择一路传输，称为n选一数据选择器。若被选择数据为m位，则称为m位n选一数据选择器。W3X3Y3W2X2Y2W1X1Y1W0X0Y0A控制信号四位二选一选择器第159页,共190页，2024年2月25日，星期天使能控制端输出端数据输入端选择控制端双四选一集成数据选择器74LS153UCC141312111098123456716152EA02D12D22D32D01D21D3A11E1D01WGND2W1D174LS153管脚图选择控制端数据输入端输出端使能控制端第160页,共190页，2024年2月25日，星期天数据输入端电路图选择控制端使能控制端输出端WA1A0&&&&111

1D0D1D2D3E第161页,共190页，2024年2月25日，星期天WA1A0&&&&111

1D0D1D2D3E1000100111111110D0D0第162页,共190页，2024年2月25日，星期天D1WA1A0&&&&111

1D0D1D2D3E1000110111010111D1第163页,共190页，2024年2月25日，星期天WA1A0&&&&111

1D0D1D2D3E0100000第164页,共190页，2024年2月25日，星期天四选一集成数据选择器CT74153输入输出A1A0WXX10000D0010D1100D2110D3功能表控制端第165页,共190页，2024年2月25日，星期天八选一集成数据选择器74LS151功能表

第166页,共190页，2024年2月25日，星期天用两片74LS151构成十六选一数据选择器=0D0D7=1D0D7•••D0D7•••A0A1A2•••D0D7•••A0A1A2&A0A1A2A3D8D15

D0D7

1第167页,共190页，2024年2月25日，星期