可编程逻辑器件及应用智慧树知到期末考试答案章节答案2024年温州大学

可编程逻辑器件及应用智慧树知到期末考试答案+章节答案2024年温州大学在VerilogHDL中，某有限状态机具有八个状态，则状态寄存器变量必须声明为至少八位位宽。（）

答案:错仿真包括功能仿真和时序仿真，前者不考虑信号延时等因素，后者是在选择具体器件并完成布局布线后进行的包含延时的仿真。（）

答案:对系统任务$finish用于对仿真过程进行控制，表示暂停仿真过程。（）

答案:错在编码器模块中，普通的编码器任何时刻只允许一个输入端信号输入有效，优先编码器允许两个及以上的输入端信号输入有效。（）

答案:对VerilogHDL提供了五种类型的循环语句，包括forever语句、repeat语句、while语句、for语句和always语句。（）

答案:错建立时间（setup-uptime）指的是触发器的输入数据必须在时钟有效沿到来之前的一段时间保持稳定；若建立时间不满足要求，则触发器在时钟有效沿到来时不能稳定地存储数据。（）

答案:对在VerilogHDL中，运算符“&&”和“&”的作用没有区别。（）

答案:错下列器件属于现场可编程门阵列（FPGA）的是（）

答案:XilinxSpartan###AlteraCycloneⅣ下列属于可编程逻辑器件典型应用领域的是（）

答案:嵌入式处理###可重构计算和可进化硬件###接口逻辑的设计###数字信号处理下列可以在测试平台中产生周期为20个时间单位的对称方波信号的是（）

答案:initialbeginclk=0;forever#10clk=~clk;end###alwaysbegin#10clk=0;#10clk=1;end目前国际上较大的可编程逻辑器件制造公司包括（）

答案:Xilinx###Altera某VerilogHDL的分频器程序部分如下：reg[2:0]count;always@(posedgeclkornegedgerst)if(!rst)count＜=0;elsecount＜=count+1;assignnewclk=count[2];则该分频器实现的分频数为（）

答案:8分频在VerilogHDL中，声明某个变量，下列变量的取名合法的是（）

答案:_MY_count一个较大的组合逻辑电路总延时为100ns，采用流水线将它分为两个较小的组合电路，理论上电路的最高工作频率可达（）

答案:20MHz若P、R、Q都是位宽为4的输入变量，下面表达形式正确的是（）

答案:input[3:0]P,Q,R;

答案:FullAdderU1(.A(W4)，.Cin(W3)，.B(W5)，.Cout(W2)，.Sum(W1))；关于VerilogHDL中的过程块和赋值语句，下列说法正确的是（）

答案:在过程块中被赋值的变量必须声明为寄存器类型某VerilogHDL的程序部分如下：reg[2:0]i;reg[4:0]num;always@(posedgeclk)beginnum=0;for(i=0;i＜8;i=i+1)num=num+2;end若时钟上升沿到来，num的值为（）

答案:形成了死循环某VerilogHDL的程序部分如下：always@(AorB)beginY1=A&~B|B&~A;Y2=A+B;Y3=^A;end下列说法正确的是（）

答案:Y2=A+B属于阻塞性赋值语句，执行该语句时，先计算A+B的值，然后赋给Y2，在此过程中不能运算其他语句已知变量a和b的位宽均为8，且a=8’b10010101，若b=a＞＞4，则b的值为（）

答案:8’b0000_1001对于VerilogHDL中某些关键字的解释，下列说法错误的是（）

答案:posedge和negedge关键字用于说明时序逻辑电路的电平触发方式若某寄存器类型的变量count能够完成50进制的计数，则必须声明count的位宽至少为（）

答案:6某VerilogHDL的定时器程序部分如下：：reg[9:0]count;always@(posedgeclkornegedgerst)if(!rst)count＜=0;elseif(count==999)count＜=0;elsecount＜=count+1;assigntimeup=(count==999);若系统时钟频率为50MHz，则timeup变为高电平的时间间隔是（）

答案:20us在Quartus软件环境中，编译Verilog源程序时要求（）

答案:项目名称和顶层模块的名称相同过程赋值语句包括阻塞性过程赋值和非阻塞性过程赋值，前者在语句块结束时同时完成赋值，而后者在完成赋值之后才能进行下一行操作。（）

答案:错在VerilogHDL中，赋值语句包括连续赋值语句和过程赋值语句。（）

答案:对在进行关系比较时，“4’b1101＜4’bxxxx”的比较结果为假。（）

答案:错在VerilogHDL中，位运算符的运算优先级高于逻辑运算符。（）

答案:对某VerilogHDL的程序部分如下：reg[3:0]areg,breg;always@(posedgeclk)____________上面程序中，为了完成将breg的值赋给areg，横线上可以填写（）

答案:areg＜=breg;###areg=breg;若将十进制数字49表示为位宽为8的八进制数字，按照VerilogHDL的语法规则，下面写法正确的是（）

答案:8’o61###8’o061某测试平台的程序部分如下：regclk;alwaysbegin#5clk=0;#10clk=~clk;end则变量clk的波形说法正确的是（）

答案:clk的周期为15个时间单位某VerilogHDL的程序部分如下：assignAx=Bx;always@(posedgeclk)Count=Cx+1;在上面程序中出现的变量需要声明为寄存器类型的是（）

答案:Count关于VerilogHDL中的运算符优先级别，下列说法正确的是（）

答案:逻辑非“！”运算符的级别最高在VerilogHDL的相关运算中，若变量A=8’b1101_0011，B=8’b1_0000_0000，则表达式“A&&B”的结果是（）

答案:1’b0在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具称为（）

答案:综合器某VerilogHDL的程序部分如下：always@(posedgeclk)if(!rst)q＜=0;elseq＜=q+1;若上电时rst为1，经过20个时间单位rst变为0，再经过20个时间单位rst恢复为1，则变量q被初始化为0的时刻是（）

答案:无法确定从某种方面来看，模块可以分为两种类型。一种是“功能模块”，即描述某种电路系统结构和功能，以综合或者提供仿真模型为设计目的；另一种是“测试平台”，即为功能模块的测试提供信号源激励、输出数据监测。（）

答案:对系统任务$display和$write用于将特定的信息输出到标准输出设备。（）

答案:对系统函数$random的作用是用于产生随机数。（）

答案:对在VerilogHDL中，连续赋值语句用于描述组合逻辑电路；一个模块中可以有多条连续赋值语句，且多条连续赋值语句按照语句出现的先后顺序执行。（）

答案:错针对VerilogHDL中的case语句，下列说法正确的是（）

答案:一般建议在case语句的最后添加default语句###case语句表达式的取值可以超出语句下面列出的值的范围某VerilogHDL的程序部分如下：reg[7:0]A;initialA={5’hFF,3’b101};则变量A的值正确的是（）

答案:8’hFD###8’b1111_1101某VerilogHDL的部分程序和测试平台如下：moduleFADD(A,B,Cin,Sum,Cout);inputA,B,Cin;outputSum,Cout;……endmodulemoduletest;……FADDU1(C1,C2,C3,C4,C5);……endmodule在上面的测试平台中，有关变量C1、C2、C3、C4和C5的类型，正确的是（）

答案:C3应为寄存器类型###C4应为线网类型若A=4’b0000，B=4’b0101，C=4’b0011，D=4’b0000，则下列运算结果为0的是（）

答案:A||D在有限状态机设计中，n位的状态寄存器至多可以表征2n个状态。若状态机中出现了多余状态（也叫无效状态），通常的处理方式是（）

答案:用default分支决定一旦进入多余状态后返回初始的有效状态某VerilogHDL的程序部分如下：casex(SEL)3’b_____：OP=3；3’b0X0:OP=1;endcase若SEL的值为3’b001，3’b011，3’b101和3’b111时，OP均应为3，则横向处应该填（）

答案:3’bxx1在VerilogHDL中，若线网类型的变量未被赋值，则默认值为（）

答案:z关于查找表（Look-uptable，LUT）的原理和结构，下列说法正确的是（）

答案:查找表本质上是一类存储器某VerilogHDL的程序如下：_______exam3(A,B,C,D,E);_______A,B,C,D;_______E;_______E=A&B|C|D;_______横线处可以填写①input；②output；③module；④endmodule；⑤assign。正确的填写顺序是（）

答案:③①②⑤④下列VerilogHDL的标志符合法的是（）

答案:_A10_15在VerilogHDL中，开关级描述指具体的晶体管物理器件的描述；随着电路规模的增大，开关级描述将非常难理解。（）

答案:对利用有限状态机描述时序逻辑电路时，必须把电路精准地划分为Moore类型或者Mealy类型，否者描述的有限状态机的功能将产生错误。（）

答案:错在时序逻辑电路设计中，全局复位的方式分为同步复位和异步复位，两者的区别在于执行复位操作是否需要时钟信号的参与。（）

答案:对在VerilogHDL中，多条assign语句的执行按照语句的先后顺序，而assign语句和always语句之间是并行执行的。（）

答案:错在如下的等于运算符比较时，“4’b101x==4’b101x”的比较结果为真。（）

答案:错多路分支语句中的casez语句，会忽略分支表达式中不定值x和高阻态z。（）

答案:错在VerilogHDL的运算符中，逻辑运算符有三种，其符号分别是“&&”、“||”和“~”。（）

答案:错在VerilogHDL中，数字的表示包括三个部分：位宽、进制和数字；其中位宽可以省略，而进制和数字不能省略。（）

答案:错在数字电路设计中，流水线设计就是将组合逻辑系统地分割，并在各个部分之间插入寄存器，并暂存中间数据的方法。流水线设计的目的是将一个大操作分解成若干的小操作，每一步小操作的时间较小，所以能提高频率。（）

答案:对采取电平触发方式的always语句，经过综合之后产生的是纯组合逻辑电路，没有锁存器或触发器。（）

答案:错在VerilogHDL中，条件运算符（？：）是唯一的三目操作符。（）

答案:对在VerilogHDL中提供了标准的系统任务用于常用的操作，比如显示、文件输入和输出等，这些系统任务前都有标志符“￥”加以确认。（）

答案:错在VerilogHDL中，描述组合逻辑电路可以采用数据流描述、结构化描述和行为描述中的任意一种或多种方式；三种方式并行执行。（）

答案:对可编程逻辑器件属于半定制专用集成电路。（）

答案:对未来集成电路技术发展的趋势，是将整个系统集成到一个芯片上，这种芯片被称为超大规模集成电路。（）

答案:错电子设计自动化（EDA）就是以计算机为工作平台，以EDA软件工具为开发环境，以可编程逻辑器件或者专用集成电路为目标器件设计实现电路系统的一种技术。（）

答案:对专用集成电路指VeryLargeScaleIntegration，缩写为VLSI。（）

答案:错在可编程逻辑器件的基本结构中，输出缓冲电路的作用主要是对将要输出的信号进行处理，一般包括三态门、寄存器等单元。（）

答案:对在测试平台中，需要调用被测模块；被测模块的输入在测试平台中需要被声明为线网类型，被测模块的输出根据不同的描述方式可以被声明为线网类型或寄存器类型。（）

答案:错设计时序逻辑电路时，如果寄存器类型的变量没有初始化，将默认为低电平0。（）

答案:错大型数字逻辑电路设计采用的知识产权核（IntellectualPropertycore，IP）包括（）

答案:固核###硬核###软核在VerilogHDL中描述一个简单的T触发器，部分程序如下：moduleFF_t(clk,rst,t,Q);inputclk,rst,t;outputregQ;always@(posedgeclkornegedgerst)if(!rst)Q＜=0;______________endmodule在上面的横线处添加语句完成T触发器的描述，正确的是（）

答案:elseQ＜=t^Q;###elseif(t)Q＜=~Q;某VerilogHDL的部分程序如下：always@(posedgeclk)if(A)C=B;该部分程序经过综合之后生成的电路中，存在的组件有（）

答案:一个上升沿触发的触发器###一个二选一的选择器变量a、b、c、d、e和f的位宽均为1，且a=1’b1，b=1’b0，若c=a+b，d=a|b，e=a||b，f=a^b，则c、d、e和f四个变量中值为1’b1的有（）

答案:f###e###c###d某VerilogHDL的模块如下：moduleparameter(a,b,c)inputa,b;regc;always@(*)c=a^b;endmodule关于上面模块中针对语法错误的修改，说法正确的是（）

答案:模块的名称选取了关键字parameter，需要修改###模块中没有声明输出端口下面的VerilogHDL程序经过综合工具综合之后：always@(posedgeclk)beginq1=in;q2=q1;end综合出来的电路图包含的触发器数量为（）

答案:1关于VerilogHDL中的数字，下列最大的一个是（）

答案:8’b1111_1110在Quartus软件环境中，VerilogHDL源文件的扩展名是（）

答案:.v某VerilogHDL的程序部分如下：reg[7:0]A;reg[2:0]sum,op1,op2;initialbeginsum=op1+op2;A[_____]=sum;end在上面的横线处填写如下内容，不会引起语法错误的是（）

答案:2:0关于VerilogHDL中的宏定义指令`define语句，下列说法正确的是（）

答案:宏定义语句用于将一个简单的标志符代替一个复杂的字符串或表达式状态机的编码方式包括自然码编码、独热码编码和状态定制编码等，下列说法属于独热码编码的特点的是（）

答案:组合逻辑电路部分相对简单，有利于提高电路的速度和可靠性利用VerilogHDL设计了一个八位的计数器模块，然后将计数器的输出连接到一个八位的DAC；假设该DAC的模拟参考量为电压10V，则当计数器输出为8’b10010100时，DAC的输出电压为（）

答案:5.78V某VerilogHDL的程序部分如下：wire[3:0]addr;assignaddr=-3;则变量addr被赋值后的值为（）

答案:4’b1101在七段显示译码模块中，给共阴极的数码管驱动；若要让其显示数字“3”，则译码器的输出应该是（）

答案:7’b1111001某VerilogHDL的程序部分如下：regV;reg[1:0]K;……for(K=2;K＞=0;K=K-1)V=V^A[K];若已知V的初始值为1’b0，且A=4’b1010，则循环执行后，V的值为（）

答案:1’b1下列哪些VerilogHDL的基本门级元件不是多输入的（）

答案:not在VerilogHDL中，定义的整形数据等价于寄存器类型数据的位宽是（）

答案:32请指出AlteraCycloneⅣ系列中的EP4CE6F17C8这个器件属于（）

答案:FPGA在VerilogHDL中，有如下变量声明语句：reg[0:3]always;下列说法错误的是（）

答案:变量类型为寄存器类型，只能使用在时序逻辑电路的赋值中

答案:二选一的多路选择器下面对原理图输入设计方法进行数字电路系统设计，说法不正确的是（）

答案:原理图输入设计方法无法对电路进行功能描述在某VerilogHDL模块中定义了如下函数：function[2:0]my_function;input[3:0]a,b;beginif(a＞b)my_function=2’b01;elseif(a＜b)my_function=2’b10;elsemy_function=2’b00;endendfunction若模块中对函数进行了调用，令c=my_function(4’b1010,4’b1100)，则变量c的值为（）

答案:2’b10

答案:用于检测“1101”的序列检测器资源共享设计是一种电路优化设计方法，下列对资源共享描述正确的是（）

答案:资源共享是一种面积优化方法，可能会有速度优化效果已知a=3’b101，b=2’b001，那么{a,2’b11,b}=（）

答案:7’b1011101某同学为了完成四个8位数据a0、a1、a2和a3的加法，采用了如下三种方法实现：①assignsum=a0+a1+a2+a3;②assignsum=(a0+a1)+(a2+a3);③assignsum=a0+(a1+a2)+a3;这两种描述方法中，性能更好的是（）

答案:第二种方法基于Quartus进行FPGA设计开发的流程，下列说法错误的是（）

答案:编译和综合只针对编写的程序检查语法错误在一下表达式中，正确的是（）

答案:!4’b1010||!4’b0000=1’b1在VerilogHDL中，11%(-3)的运算结果为（）

答案:2某VerilogHDL的移位寄存器程序部分如下：reg[7:0]myshift;always@(posedgeclk)if(!rst)myshift＜=8’b00000001;________________________为了能够实现从00000001→00000011→00000111→…→11111111的移位过程，在横线处应该添加的语句是（）

答案:myshift＜={myshift[7:0],1’b1}可编程逻辑器件是一类实现逻辑功能的通用器件，其内部由逻辑门和可编程开关构成，因此只能实现组合逻辑电路，不能实现时序逻辑电路。（）

答案:错

答案:F0=A1^A0复杂可编程逻辑器件主要有CPLD和FPGA两类，下列对FPGA的结构与工作原理的描述，正确的是（）

答案:基于SRAM的FPGA器件，在每次上电后必须进行一次配置在可编程逻辑器件的基本结构中，输入输出缓冲电路的作用是产生输入信号的原变量和反变量，并增强输入信号的驱动能力。（）

答案:对复杂可编程逻辑器件主要有CPLD和FPGA两类，其中CPLD中实现逻辑功能的主体部分是（）

答案:可编程乘积项逻辑在一般的只读存储器模块中，除了时钟、复位、读写控制端口和数据输出端口外，还必须有（）

答案:地址输入端口在动态扫描显示电路中，不需要用到的电路模块是（）

答案:编码器模块在数字系统设计的过程中，完成各个子模块的编程之后，还需要编写一个模块，该模块含有所有子模块的连接关系的信息，一般称为顶层模块。（）

答案:对

答案:divU1(clk,rst,nclk);mymoduleU2(clk,rst,nclk,qout);在数字系统设计的过程中，设计者首先对所设计的系统要有一个全面的理解，然后从顶层开始，连续地逐层向下分解，直到系统的所有模块都小到便于掌握为止。这种方法叫做自底向上的设计实现。（）

答案:错在VerilogHDL中，有些语句可综合，有些语句不可综合，下列属于可综合语句的是（）

答案:没有书写default选项的case语句某VerilogHDL的程序部分如下：always@(aorborc)if(a==b)d=c;elseif(a&~b)d=~c;该程序经过综合生成电路，下列说法不正确的是（）

答案:该部分语句经过综合生成的电路是纯组合逻辑电路在编写高效的VerilogHDL程序的过程中，需要考虑提高资源利用率减少功率（即面积优化），以及提高运行速度（即速度优化）。下列属于面积优化的是（）

答案:资源共享对行为描述always语句块的说法中，正确的是（）

答案:利用电平触发的方式可以描述组合逻辑电路，且建议采用阻塞性过程赋值关于电路的逻辑综合，下列说法错误的是（）

答案:综合可以验证电路的功能是否正确下列不属于有限状态机的优点的是（）

答案:利用有限状态机设计的电路具有最佳的速度和功耗有限状态机是由寄存器组和组合逻辑构成的硬件时序电路。（）

答案:对有限状态机描述的步骤包括：①模块定义和输入输出端口声明；②编写always语句；③选择合适的状态编码；④定义状态寄存器变量；正确的描述顺序是（）

答案:①④③②Moore类型的有限状态机的输出不仅取决于当前的状态，还与当前的输入有关。（）

答案:错

答案:2位、4位某VerilogHDL的分频器程序部分如下：reg[3:0]count;always@(posedgeclkornegedgerst)if(!rst)count＜=0;elseif(count==9)count＜=0;elsecount＜=count+1;assignnewclk=count[3];若系统时钟clk的频率为50MHz，则分频后的时钟newclk的频率为（）

答案:3.125MHz某VerilogHDL的计数器程序部分如下：reg____count;always@(posedgeclkornegedgerst)if(!rst)count＜=0;elseif(count==_____)count＜=0;elsecount＜=count+1;为了完成模24（从0数到23）的计数，上面程序的空格处应该填（）

答案:[4:0]和5’b10111关于时序逻辑电路的描述，下列说法正确的是（）

答案:时序逻辑电路中的触发器若没有初始化，则其值为不定值某VerilogHDL的程序部分如下：reg[3:0]shift;always@(posedgeclkornegedgerst)if(!rst)shift＜=4’d8;elseshift＜={shift[2:0],shift[3]};复位之后，shift的初始值为4’d8，然后经过三次移位操作，shift的值为（）

答案:4’d4下列表示采用时钟上升沿触发且低电平异步复位的代码描述是（）

答案:always@(posedgeclkornegedgerst)if(!rst)out＜=0;在VerilogHDL中，利用加法运算符可以描述并行加法器。现在要完成一个纯组合逻辑电路的加法器，下列描述正确的是（）

答案:always@(aorb){cout,sum}=a+b;在VerilogHDL中，直接利用乘法运算符描述的乘法器，经过综合之后生成的乘法器属于（）

答案:并行乘法器某VerilogHDL的程序如下：moduletop(A,B,Con,out);inputA,B,Con;outputout;assignout=(Con)?A:B;endmodule该程序描述的模块功能是（）

答案:二选一的多路选择器在VerilogHDL中描述组合逻辑电路，下列说法错误的是（）

答案:行为描述只能用来描述时序逻辑电路

答案:casex({in3,in2,in1,in0})①功能仿真；②代码编写；③优化；④管脚配置在QuartusⅡ设计工具中，可编程逻辑器件的设计流程为：原理图或HDL输入→综合→______→______→下载→硬件调试。空缺中应填的分别是（）

答案:①④在QuartusⅡ软件环境中，设置引脚端口的工具叫（）

答案:PinPlannerModelSim是一款优秀的硬件描述语言仿真软件。（）

答案:对QuartusⅡ作为一种可编程逻辑的设计环境，是由Xilinx公司开发的。（）

答案:错在QuartusⅡ软件环境中，新建项目之后采用VerilogHDL输入，应该选择新建的源文件类型是（）

答案:VerilogHDLfile若时间尺度定义为：`timescale10ns/100ps，则下列说法正确的是（）

答案:时间精度为100ps某VerilogHDL的程序部分如下：moduleexample(a,b,c,d,e);inputa,b,c,d;outputrege;always@(*)e=(a&b)^c;endmodule在该程序中，“*”号表示的敏感变量列表中的敏感变量包括（）

答案:a,b,c,d某VerilogHDL的程序部分如下：always@(aorb)out=a&b;always@(borc)out=b^c;已知a、b、c和out的位宽均为1，且a=c=1’b0，b=1’b1，则（）

答案:语法有误在VerilogHDL中，关于任务和函数，下列说法错误的是（）

答案:任务和函数内部可以包含定时控制描述若a=9，执行下面语句；$display(“Currentvalue=%0b,a=%0d”,a,a);显示的结果为（）

答案:Currentvalue=1001,a=9仿真时执行下面的初始化语句：initialforever#30clk=~clk;执行完成后，得到的clk信号为（）

答案:一直为x在下面的语句中，always@(aorb)if(a＞b)q＜=1;信号q经过综合后会形成（）

答案:锁存器某条件语句如下，已知变量count的值为4’b0011：if(count＜5)out=1;elseif(count＜7)out=2;elseout=3;则执行条件语句后输出out的值为（）

答案:1某Verilog