实验报告的撰写格式及样本

libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityCNT16isport(CLK,RST,EN:instd_logic;CQ:OUTstd_logic_vector(3downto0);COUT:OUTstd_logic);endCNT16;architecturebehavofCNT16isbeginprocess(CLK,RST,EN)VARIABLECQI:std_logic_vector(3downto0);beginifRST='1'thenCQI:=(others=>'0');elsifCLK'eventandCLK='1'thenifEN='1'thenifCQI<15THENCQI:=CQI+1;elseCQI:=(others=>'0');endif;endif;endif;ifCQI=15THENCOUT<='1';elseCOUT<='0';endif;CQ<=CQI;endprocess;endarchitecturebehav;实验报告的格式：实验名称实验目的 实验内容实验条件 （1）、开发软件Max+PlusII或者QuartusII（2）、实验设备GW-48系列EDA实验开发系统（3）、所用芯片Altera公司ACEX1K系列的EP1K30TC144-3芯片实验设计

（1）、系统的原理框图

（2）、原理图/VHDL源程序

（3）、波形及仿真文件

（4）、管脚锁定文件（管脚锁定情况，在rpt文件里可以看到）实验结果及总结

（1）、系统仿真情况

（2）、硬件验证情况

（3）、实验过程中出现的问题及解决的办法------------------------------------------------------------------LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG16IS PORT( LOAD :IN STD_LOGIC; --锁存允许信号 DIN :IN STD_LOGIC_VECTOR(15DOWNTO0); DOUT :OUT STD_LOGIC_VECTOR(15DOWNTO0)); ENDREG16;…… ENDPROCESS;ENDa;―――――――――――――――――――――――――――图4REG16.VHD的时序仿真波形图图5顶层设计文件的时序仿真波形图（CLK=1S,F_IN=175US,END_TIME=5S）（3）、管脚锁定情况选用模式模式5输入/输出端口结构图上的信号名锁定的引脚号CLKCLOCK254FINCLOCK0126CARRY_OUTPIO820DOUT0PIO1630………………DOUT15PIO3172五、实验结果及总结1．CLK接CLOCK2中的1Hz。2．当FIN接CLOCK5中的1024Hz－显示1024Hz；4096Hz－显示4196Hz； 32768Hz－显示2776Hz，并且指示灯D1周期性变化，每周期连续闪动三次。3．当FIN接CLOCK0中的16384Hz－显示6410Hz，指示灯D1周期性闪动。4.当测量四位或四位以下的频率值，数码显示的准确性较高。实实验一用原理图输入法设计一位全加器一实验目的熟悉利用QuartusII的原理图输入方法设计简单组合电路掌握层次化设计方法并通过一个一位全加器的设计把握利用EDA软件进行电子线路设计的详细流程二实验内容1、器材用品：计算机一台2、步骤建立工作库文件夹；编辑设计一位全加器的原理图；半加器原理图在QuartusII软件上进行原理图仿真；实验结果及总结。LIBRARYIEEE;--半加器描述(2)：真值表描述方法USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTUREfh1OFh_adderisSIGNALabc:STD_LOGIC_VECTOR(1DOWNTO0);--定义标准逻辑位矢量数据类型BEGINabc<=a&b;--a相并b，即a与b并置操作PROCESS(abc)BEGINCASEabcIS--类似于真值表的CASE语句WHEN"00"=>so<='0';co<='0';WHEN"01"=>so<='1';co<='0';WHEN"10"=>so<='1';co<='0';WHEN"11"=>so<='0';co<='1';WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREfh1;LIBRARYIEEE;--半加器描述(1)：布尔方程描述方法USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_L