数字逻辑与数字系统：第三章 时序逻辑

1数字逻辑与数字系统课程题目：23.1锁存器3.2触发器3.3寄存器和移位寄存器3.4计数器3.5定时脉冲产生器3.6同步时序逻辑分析3.7同步时序逻辑设计第3章时序逻辑

3第3章时序逻辑

时序逻辑电路：区别于组合逻辑电路。结构上：1.包含锁存器或触发器2.它的输出往往反馈到输入端，与输入变量一起决定电路的输出状态。其特点是：任意时刻输出不仅取决于该时刻输入变量的状态，而且还与原来的状态有关，即历史状态相关性时序逻辑电路具有记忆功能43.1锁存器第3章时序逻辑

锁存器具有两个稳定的物理状态，能记忆1位二进制数。（１）有两个互补的输出端Q和Q。互锁的（２）有两个稳定状态。

“1”状态：（Q=1，Q=0）

“0”状态：（Q=0，Q=1）（３）在输入信号的作用下，锁存器可以从一个稳定状态转换到另一个稳定状态。3.1.1锁存器的基本特性53.1锁存器第3章时序逻辑

X表示输入信号的集合，则有

Qn+1=f(Qn,X)此函数表达式叫触发器的特征方程，也叫次态方程，状态方程。3.1.1锁存器的基本特性63.1锁存器第3章时序逻辑

3.1.2基本SR锁存器基本SR锁存器由两个与非门输出交叉反馈而组成。73.1锁存器第3章时序逻辑

3.1.2基本SR锁存器信号输入端，低电平有效。信号输出端，Q=0、Q=1的状态称0状态，

Q=1、Q=0的状态称1状态，83.1锁存器3.1.2基本SR锁存器工作原理SRQ10011

00①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1；再由S=1、Q=1可得Q＝0。即不论基本SR锁存器原来处于什么状态都将变成0状态，这种情况称将基本SR锁存器置0或复位。R端称为基本SR锁存器的置0端或复位端。93.1锁存器3.1.2基本SR锁存器工作原理0110SRQ100②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1；再由R=1、Q=1可得Q＝0。即不论基本SR锁存器原来处于什么状态都将变成1状态，这种情况称将基本SR锁存器置1或置位。S端称为基本SR锁存器的置1端或置位端。0

11103.1锁存器3.1.2基本SR锁存器工作原理1110③R=1、S=1时：根据与非门的逻辑功能不难推知，基本SR锁存器保持原有状态不变，即原来的状态被基本SR锁存器存储起来，这体现了基本SR锁存器有记忆能力。SRQ1000111

1不变10113.1锁存器3.1.2基本SR锁存器工作原理0011RSQ10001111不变0

0不定？④R=0、S=0时：Q=Q=1，不符合基本SR锁存器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定锁存器是处于1状态还是0状态。所以基本SR锁存器不允许出现这种情况，这就是基本SR锁存器的约束条件。123.1锁存器3.1.2基本SR锁存器特性表（真值表）现态：基本SR锁存器接收输入信号之前的状态，也就是锁存器原来的稳定状态。次态：基本SR锁存器接收输入信号之后所处的新的稳定状态。133.1锁存器3.1.2基本SR锁存器次态Qn+1的卡诺图特性方程基本SR锁存器的特性方程就是基本SR锁存器次态Qn+1与输入及现态Qn之间的逻辑关系式143.1锁存器3.1.2基本SR锁存器基本SR锁存器状态转换图基本SR锁存器状态转换图演示153.1锁存器3.1.2基本SR锁存器基本SR锁存器的波形图。反映基本SR锁存器输入信号取值和状态之间对应关系的图形称为波形图RSQQ置1置0置1置1置1保持不允许163.1锁存器第3章时序逻辑

3.1.2基本SR锁存器基本SR锁存器由两个与非门输出交叉反馈而组成。基本SR锁存器由两个非或门输出交叉反馈而组成。173.1锁存器3.1.3门控SR锁存器

门控SR锁存器是在基本SR锁存器的改进：

加了一级输入与非门，由允许使能控制信号EN进行控制。EN=1时，锁存器才能允许接受数据输入信号。先决条件：数据信号S，R先到，使能控制信号EN后到。门控SR锁存器演示183.1锁存器3.1.3门控SR锁存器

门控SR锁存器波形图193.1锁存器3.1.3门控SR锁存器

存在问题：1.当S和R同时为高时，如果时钟脉冲出现，会使锁存器输出现不稳定情况。2.接受的输入数据是在允许使能信号EN控制下进行。存在当EN受干扰（开关变化），保存数据生变的问题。203.1锁存器3.1.4门控D锁存器与门控SR锁存器类似，其不同在于只有一个数据输入端D。工作原理：当数据输入D＝１且使能控制EN＝１，锁存器置“１”；当D＝０且EN＝１时，锁存器置“０”。先决条件：数据信号D先到，使能控制信号EN后到。门控D锁存器工作原理演示213.1锁存器3.1.4门控D锁存器门控D锁存器波形图223.1锁存器第3章时序逻辑

锁存器逻辑符号233.2触发器第3章时序逻辑

锁存器虽然能记忆一位二进制数，但接受的输入数据是在允许使能信号EN控制下进行。存在当EN受干扰（开关变化），保存数据生变的问题。

为了提高锁存器工作的可靠性，推出了边沿方式工作的触发器。

触发器是一种同步双稳态器件。

同步是指触发器的记忆状态按时钟脉冲（CLK）规定的起动指示点（脉冲边沿）来改变。

触发器可以在时钟脉冲的正沿（上升沿）改变状态，也可以在时钟脉冲的负沿（下降沿）改变状态。243.2触发器第3章时序逻辑

3.2.1SR触发器

SR触发器与门控SR锁存器不同：它有一个窄脉冲转换器。其功能是对应时钟脉冲的上升沿而产生一个持续时间很短的窄脉冲，称尖锋脉冲。

SR触发器工作原理演示253.2触发器第3章时序逻辑

3.2.1SR触发器

SR触发器波形图263.2触发器第3章时序逻辑

3.2.1SR触发器

SR触发器逻辑符号

逻辑符号说明：

时钟端C处：

不带小圆圈：表示时钟信号为正脉冲；

带小圆圈：表示时钟信号为负脉冲。

小三角符号：是将时钟信号转换成窄脉冲，使触发器按边沿方式工作。

273.2触发器第3章时序逻辑

3.2.2D触发器D触发器以SR触发器为基础，增加了一个非门,变为单输入端D

D触发器工作原理演示283.2触发器第3章时序逻辑

3.2.2D触发器D触发器波形图293.2触发器第3章时序逻辑

3.2.3JK触发器JK触发器主要解决SR触发器不稳定问题。JK都为1时的情况：窄脉冲使JK触发器状态反转。

数据在时钟有效边沿之前的提前到达，当有效边沿之后，完成相应操作。JK触发器工作原理演示303.2触发器第3章时序逻辑

3.2.3JK触发器JK触发器状态转换图

JK触发器状态转换图演示当时钟信号有效时，JK触发器的特征方程表达式为:

Qn+1=JQn

+KQn313.2触发器第3章时序逻辑

3.2.3JK触发器有强置输入端的JK触发器323.2触发器第3章时序逻辑

3.2.3JK触发器有强置输入端的JK触发器波形图333.2触发器第3章时序逻辑

3.2.4触发器的应用和时间参数1触发器的应用

（１）并行数据寄存器

n个触发器按并行方式连接就构成并行数据寄存器，简称寄存器。

（２）计数器

（３）分频器

（４）时序脉冲产生器

（５）控制器

343.2触发器第3章时序逻辑

3.2.4触发器的应用和时间参数2触发器的时间参数

（1）为保证数据写入的正确性的时间参数：

ts：数据建立时间（D在CP有效边沿之前的提前时间）

th：数据保持时间（D在CP有效边沿之后继续保持时间）

353.2触发器第3章时序逻辑

3.2.4触发器的应用和时间参数2触发器的时间参数

（２）时钟信号的时间参数。

twh：时钟CP的高电平宽度

twl：时钟CP保持低电平的最小持续时间

fmax：触发器最高工作频率

363.2触发器第3章时序逻辑

3.2.4触发器的应用和时间参数2触发器的时间参数

（３）触发器的翻转延迟时间。

触发器的翻转延迟时间tp：

时钟信号幅度50％到触发器Q端输出信号幅度50％的时间间隔。373.3寄存器和移位寄存器第3章时序逻辑

3.3.1寄存器由若干个正沿D触发器构成的一次能存储多位二进制代码的时序逻辑电路，叫寄存器。

输出采用三态门控制，因而适合于挂接在数据总线上寄存器演示

383.3寄存器和移位寄存器第3章时序逻辑

3.3.1寄存器常用的寄存器大多由D触发器构成

74LS374

D锁存器也可构成寄存器74LS373两者区别：

D触发器构成的寄存器：时钟信号采用边沿方式工作，更可靠

D锁存器构成的寄：时钟信号采用电位方式工作，易受干扰393.3寄存器和移位寄存器第3章时序逻辑

3.3.2移位寄存器

在时钟信号控制下，将所寄存的数据向左或向右移位的寄存器称为移位寄存器。分类：按左右方向、串并行是否循环分为7类组合并行输入并行输出右移左移循环左移403.3寄存器和移位寄存器第3章时序逻辑

3.3.2移位寄存器

在时钟信号控制下，将所寄存的数据向左或向右移位的寄存器称为移位寄存器。分类：按左右方向、串并行是否循环分为7类组合移位寄存器分类演示413.3寄存器和移位寄存器第3章时序逻辑

3.3.2移位寄存器

右移寄存器逻辑图

Di=Qi-1右移寄存器演示

423.3.2移位寄存器

通用移位寄存器工作原理

通用移位寄存器演示

通用移位寄存器功能：并行置数、保持、左移、右移四种功能。

应用：累加寄存器、缓冲寄存器、乘除部件433.4计数器第3章时序逻辑

计数器的功能是记忆脉冲的个数，它是数字系统中应用最广泛的基本时序逻辑构件。

计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······分类众多：443.4计数器第3章时序逻辑

3.4.1同步计数器

同步计数器电路中，所有触发器使用同一个时钟脉冲源，又称并行计数器。可以由计数方式的触发器构成或者移位寄存器构成。453.4.1同步计数器

1.用计数方式构成的同步二进制计数器三位二进制同步加法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：463.4.1同步计数器

1.用计数方式构成的同步二进制计数器时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=1时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。三位二进制同步加法计数器473.4.1同步计数器

1.用计数方式构成的同步二进制计数器三位二进制同步加法计数器FF0每输入一个时钟脉冲翻转一次FF1在Q0=1时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。电路图输出方程：483.4.1同步计数器

1.用计数方式构成的同步二进制计数器推广到n位二进制同步加法计数器驱动方程输出方程493.4.1同步计数器

1.用计数方式构成的同步二进制计数器三位二进制同步减法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：503.4.1同步计数器

1.用计数方式构成的同步二进制计数器三位二进制同步减法计数器时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=0时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。513.4.1同步计数器

1.用计数方式构成的同步二进制计数器三位二进制同步减法计数器FF0每输入一个时钟脉冲翻转一次FF1在Q0=0时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。输出方程：电路图523.4.1同步计数器

1.用计数方式构成的同步二进制计数器推广到n位二进制同步减法计数器驱动方程输出方程533.4.1同步计数器

2.用移位寄存器构成的同步二进制计数器

计数器由n状态移位寄存器构成。为不断在这n个状态中循环，移位寄存器电路中需要加入反馈。反馈可采用两种方法：扭环计数器（Qn反馈）环形计数器（Qn反馈）用移位寄存器构成的同步二进制计数器演示

543.4计数器第3章时序逻辑

3.4.2异步计数器

1.异步二进制计数器异步计数器各触发器的时钟不是来自同一个时钟源。状态变化时，有的触发器与时钟同步，有的则滞后一些时间。异步计数器按串行方式工作，（又称串行计数器）。

异步计数器翻转时间：

从时钟有效沿开始到该级触发器翻转结束，有一个翻转时间tp。

n级触发器组成的异步计数器则有ntp553.4.2异步计数器

1.异步二进制计数器3位二进制异步加法计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：563.4.2异步计数器

1.异步二进制计数器3位二进制异步加法计数器时钟方程时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由1变0时翻转，FF2在Q1由1变0时翻转。573.4.2异步计数器

1.异步二进制计数器3位二进制异步加法计数器时钟方程3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿。驱动方程：电路图输出方程：583.4.2异步计数器

1.异步二进制计数器4位二进制异步加法计数器演示593.4.2异步计数器

2.异步十进制计数器异步十进制计数器演示603.4计数器第3章时序逻辑

3.4.3中规模集成计数器及应用1.中规模集成计数器的有关性能【例7】分析74LS163同步二进制计数器。

74LS163同步二进制计数器演示。

613.4计数器第3章时序逻辑

3.4.3中规模集成计数器及应用2.用中规模计数器构成任意模数的计数器预置法：

基本思想是使计数器从某个预置状态开始计数，到达满足模值的终止状态时，产生预置控制信号，加到预置控制端进行预置，并重复以上过程，实现计数。

工作过程为：预置→计数→预置→计数……

假设：N为原来计数器的模值，M为现在要求实现的模值。

623.4计数器第3章时序逻辑

3.4.3中规模集成计数器及应用2.用中规模计数器构成任意模数的计数器同步预置方式

加计数预置值=N-M

减计数预置值=M-1

异步预置方式

加计数预置值=N-M-1

减计数预置值=M

633.4.3中规模集成计数器及应用2.用中规模计数器构成任意模数的计数器【例8】将模N＝10的计数器改成模M＝6的计数器，要求采用同步预置。

（1）同步预置方式加法计数器

原来的模值为N=10，采用同步预置方式的加法计数器，现用加计数预置值=N-M=4。

每个状态需要１个时钟。到达状态9时，进位输出便使预置控制变为有效。但预置的实现要等到下一个（第１个）时钟有效边沿的到来，因此状态9和4占两个时钟，波形上不会出现毛刺。643.4计数器第3章时序逻辑

3.4.3中规模集成计数器及应用2.用中规模计数器构成任意模数的计数器【例8】将模N＝10的计数器改成模M＝6的计数器，要求采用同步预置。

（２）采用同步预置方式的减法计数器。

预置值＝6-1＝５。

到达状态０时，借位输出使预置变为有效；第１个脉冲到来时，计数器状态预置为５，重新开始计数。653.4计数器第3章时序逻辑

3.4.3中规模集成计数器及应用3.用中规模计数器级联扩大模数可用计数器的级联来实现计数范围扩大。

异步计数器一般没有专门的进位信号输出端RCO，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。M＝10x10x10663.4.3中规模集成计数器及应用3.用中规模计数器级联扩大模数三片十六进制计数器构成的任意分频计数器

若要构成一个模数(3000)10的计数器：

若３片16进制计数器进行分频级联，其模值为：

24×24×24=(4096)10现要求级联的模数为（3000)10，两者的差为（4096-3000)10＝（1096)10＝（448)16

十六进制数448作为初始值打入计数器，并进行加计数。

673.5定时脉冲产生器第3章时序逻辑

一个数字系统之所以有条不紊的工作，完全是受到定时脉冲的指挥，定时脉冲：按固定时间顺序再现的脉冲序列，也称为节拍脉冲。683.5定时脉冲产生器第3章时序逻辑

3.5.1时钟脉冲源电路

时钟脉冲源是提供方波脉冲信号的来源之处。通常使用时基芯片555。芯片555作为时钟源的电路结构演示

693.5定时脉冲产生器第3章时序逻辑

一个数字系统之所以有条不紊的工作，完全是受到定时脉冲的指挥，定时脉冲：按固定时间顺序再现的脉冲序列，也称为节拍脉冲。703.5定时脉冲产生器第3章时序逻辑

3.5.1时钟脉冲源电路

时钟脉冲源是提供方波脉冲信号的来源之处。通常使用时基芯片555。芯片555作为时钟源的电路结构演示

713.5定时脉冲产生器第3章时序逻辑

3.5.1时钟脉冲源电路

振荡频率的计算公式:

T为输出方波的周期

tH为输出方波T内输出高电平的时间，tL为输出方波T内输出低电平的时间。方波输出高电平的时间tH，它对应C１从Vcc／３到２Vcc／３的充电时间，则：723.5定时脉冲产生器第3章时序逻辑

3.5.1时钟脉冲源电路

振荡频率的计算公式:

T为输出方波的周期

占空系数：733.5定时脉冲产生器第3章时序逻辑

3.5.1时钟脉冲源电路

例9使用555，设R1＝2kΩ，R2＝4kΩ，C1＝0.02μF，求输出脉冲频率f和占空系数Duty。[解]=6.79kHz=59.4%743.5定时脉冲产生器第3章时序逻辑

3.5.1时钟脉冲源电路

要求精确稳定的场合，用石英晶体振荡器构成时钟源电路

石英晶体构成的时钟源电路结构演示

753.5定时脉冲产生器3.5.2节拍脉冲产生器组成：时钟脉冲源、环形脉冲发生器、译码逻辑、启停控制逻辑四部分。节拍脉冲（时序）产生器逻辑图

763.5定时脉冲产生器3.5.3数字钟数字钟逻辑结构图

773.6同步时序逻辑分析第3章时序逻辑

一般的时序逻辑电路分为：（按其状态的改变方式）

同步时序逻辑：在同一个时钟脉冲控制下改变状态；

异步时序逻辑：在输入信号（脉冲或电位）控制下改变状态。783.6同步时序逻辑分析第3章时序逻辑

3.6.1同步时序逻辑电路的描述工具一般的同步时序逻辑由两部分组成：X1，X2，...Xn

——外部输入信号

Q1，Q2，...Qk

——触发器的输出，称为状态变量

Z1，Z2，...Zm

——对外输出信号

Y1，Y2，...Yk

——触发器的激励信号

输出方程(1)Zi=fi(X1,X2...Xn;Q1n,Q2n...Qkn)

i=1,2,...m

激励方程(2)Yi=gi(X1，X2...Xn；Q1n，Q2n...Qkn)i=1,2,...k

次态方程(3)Qin+1=hi(X1，X2...Xn；Q1n，Q2n...Qkn)i=1,2,...k

组合逻辑电路记忆电路

793.6同步时序逻辑分析第3章时序逻辑

3.6.1同步时序逻辑电路的描述工具同步时序逻辑电路按其输入与输出的关系不同，可分为米里型时序逻辑和摩尔型时序逻辑两类。

米里型时序逻辑：输出Zi不仅与该时刻的输入Xi有关，还与电路的现态Qin有关。摩尔型时序逻辑输出方程:

Zi=fi(Q1n,Q2n...Qkn)

i=1,2,...m摩尔型时序逻辑：输出Zi是现态的函数，与输入Xi无关。米里型时序逻辑输出方程：

Zi=fi(X1,X2...Xn;Q1n,Q2n...Qkn)

i=1,2,...m摩尔型时序逻辑是米里型时序逻辑的特例。

803.6.1同步时序逻辑电路的描述工具[X]i表示输入信号的第i种组合，n个输入信号有2n种组合米里型时序逻辑状态表

X

S[X]1...[X]i...S1S11/Z11...Si1/Zi1..................SjS1j/Z1j...Sij/Zij..................Sj表示k个状态变量值的组合，共有2k个状态。Sij表示对应[X]i和Sj的次态。Zij表示对应[X]i和Sj的输出值Sij和Sj常用位二进制代码表示（状态转移表）或用字母代替（状态表）。813.6.1同步时序逻辑电路的描述工具摩尔型时序逻辑状态表

X

S[X]1...[X]i

...Z1…

ZmS1S11...

Si1

...Z11…Zm1...…

……

…SjS1j

...

Sij

...Z1j…

Zmj...…

……

…[X]i表示输入信号的第i种组合，n个输入信号有2n种组合Zmj表示对应Sj的输出值Sj表示k个状态变量值的组合，共有2k个状态。823.6同步时序逻辑分析第3章时序逻辑

3.6.2同步时序逻辑电路分析的一般方法所谓同步时序逻辑分析，就是指出给定时序电路的逻辑功能。分析步骤：（同步异步时序逻辑都适用）（１）根据给定的逻辑图，写出输出函数和激励函数表达式。（２）建立次态表达式及状态转移表。（３）建立状态表及状态图。（４）分析输出序列与输入序列的关系。833.6同步时序逻辑分析第3章时序逻辑

3.6.2同步时序逻辑电路分析的一般方法【例10】分析图3.44所示时序电路的逻辑功能。843.6同步时序逻辑分析第3章时序逻辑

3.6.2同步时序逻辑电路分析的一般方法【例10】分析图3.44所示时序电路的逻辑功能。853.6同步时序逻辑分析第3章时序逻辑

3.6.2同步时序逻辑电路分析的一般方法【例10】分析图3.44所示时序电路的逻辑功能。863.6同步时序逻辑分析第3章时序逻辑

3.6.2同步时序逻辑电路分析的一般方法分析图3.44所示时序电路的逻辑功能。873.6同步时序逻辑分析第3章时序逻辑

3.6.2同步时序逻辑电路分析的一般方法分析图3.44所示时序电路的逻辑功能。883.6同步时序逻辑分析第3章时序逻辑

3.6.2同步时序逻辑电路分析的一般方法分析图3.44所示时序电路的逻辑功能。893.6同步时序逻辑分析第3章时序逻辑

3.6.2同步时序逻辑电路分析的一般方法分析图3.44所示时序电路的逻辑功能。903.6同步时序逻辑分析第3章时序逻辑

3.6.2同步时序逻辑电路分析的一般方法分析图3.44所示时序电路的逻辑功能。91第3章时序逻辑

分析图3.44所示时序电路的逻辑功能。92第3章时序逻辑

分析图3.44所示时序电路的逻辑功能。93第3章时序逻辑

分析图3.44所示时序电路的逻辑功能。94第3章时序逻辑

分析图3.44所示时序电路的逻辑功能。95第3章时序逻辑

分析图3.44所示时序电路的逻辑功能。963.6同步时序逻辑分析第3章时序逻辑

3.6.2同步时序逻辑电路分析的一般方法分析图3.44所示时序电路的逻辑功能。973.6同步时序逻辑分析第3章时序逻辑

3.6.2同步时序逻辑电路分析的一般方法分析图3.44所示时序电路的逻辑功能。983.6同步时序逻辑分析第3章时序逻辑

3.6.2同步时序逻辑电路分析的一般方法分析图3.44所示时序电路的逻辑功能。993.6同步时序逻辑分析第3章时序逻辑

3.6.2同步时序逻辑电路分析的一般方法【例11】分析图3.47所示时序电路的逻辑功能。

摩尔型同步时序电路演示1003.7同步时序逻辑设计

第3章时序逻辑

3.7.1同步时序逻辑设计方法和步骤

所谓时序逻辑设计，就是最终要画出实现给定逻辑功能的时序电路。

同步时序逻辑电路的设计步骤：1013.7同步时序逻辑设计

第3章时序逻辑

3.7.1同步时序逻辑设计方法和步骤

例12用与非门和D触发器设计一个同步时序逻辑电路，以检测输入的信号序列是否为连续的“１１０”。

解：可用如下步骤：（1）确定输入变量和输出函数1023.7同步时序逻辑设计

第3章时序逻辑

3.7.1同步时序逻辑设计方法和步骤

例12用与非门和D触发器设计一个同步时序逻辑电路，以检测输入的信号序列是否为连续的“１１０”。

（2）建立原始状态表设置电路状态的目的是利用这些状态记住输入的历史，以便对其后的输入作出响应。

常用直接构图法：先设一个初态，从初态开始，每加一个输入可确定一个次态。此过程一直继续下去，直到不再构成新的状态为止。最后统计有多少个状态。103例12用与非门和D触发器设计一个同步时序逻辑电路，以检测输入的信号序列是否为连续的“１１０”。

（2）确定内部状态，

建立原始状态表。

abcdefgdefgde000001010011100101110111fg/0/0/0/0/0/0/1/0/0/0/0/00001101101/0/0104例12用与非门和D触发器设计一个同步时序逻辑电路，以检测输入的信号序列是否为连续的“１１０”。

原始状态表（七个状态）

X

S01ab,0c,0bd,0e,0cf,0g,0dd,0e,0ef,0g,0fd,0e,0gf,1g,0abcdefgdefgde000001010011100101110111fg/0/0/0/0/0/0/1/0/0/0/0/00001101101/0/0105例12用与非门和D触发器设计一个同步时序逻辑电路，以检测输入的信号序列是否为连续的“１１０”。

原始状态表（七个状态）

X

S01ab,0c,0bd,0e,0cf,0g,0dd,0e,0ef,0g,0fd,0e,0gf,1g,0(3)建立最简状态表及状态图由原始状态表可以看出，b,d,f状态可以合并，c,e状态可以合并。q1={b,d,f}表示b,d,f合并后的状态。用q2={c,e}表示c,e合并后的状态。可得到一个中间状态表

106例12用与非门和D触发器设计一个同步时序逻辑电路，以检测输入的信号序列是否为连续的“１１０”。

(3)建立最简状态表及状态图由原始状态表可以看出，b,d,f状态可以合并，c,e状态可以合并。q1={b,d,f}表示b,d,f合并后的状态。用q2={c,e}表示c,e合并后的状态。可得到一个中间状态表

中间状态表

X

S01aq1,0q2,0q1q1,0q2,0q2q1,0g,0gq1,1g,0107例12用与非门和D触发器设计一个同步时序逻辑电路，以检测输入的信号序列是否为连续的“１１０”。

(3)建立最简状态表及状态图中间状态表

X

S01aq1,0q2,0q1q1,0q2,0q2q1,0g,0gq1,1g,0观察中间状态表，发现a,q1状态还可以继续合并。

现令S1={a,q1}，S2=q2，S3=g，从而得到最简状态表，它只有三个状态。108例12用与非门和D触发器设计一个同步时序逻辑电路，以检测输入的信号序列是否为连续的“１１０”。

(3)建立最简状态表及状态图观察中间状态表，发现a,q1状态还可以继续合并。

现令S1={a,q1}，S2=q2，S3=g，从而得到最简状态表，它只有三个状态。最简状态表（3个状态）

X

S01S1S1,0S2,0S2S1,0S3,0S3S1,1S3,0109例12用与非门和D触发器设计一个同步时序逻辑电路，以检测输入的信号序列是否为连续的“１１０”。

(3)建立最简状态表及状态图根据最简状态表，可画出状态图

最简状态表（3个状态）

X

S01S1S1,0S2,0S2S1,0S3,0S3S1,1S3,0110例12用与非门和D触发器设计一个同步时序逻辑电路，以检测输入的信号序列是否为连续的“１１０”。

(4)状态编码对状态S1—S3指定二进制代码采用计数器法，用两个D触发器y1,y2实现。从而画出电路框图如下111例12用与非门和D触发器设计一个同步时序逻辑电路，以检测输入的信号序列是否为连续的“１１０”。

(4)状态编码确定输出函数与激励函数根据状态转移表，容易找出输入X，现态

与次态

，激励（D2，D1）的真值关系。注意，D2，D1值应由次态的值与D触发器特征方程推导出来，从而列出激励函数与输出函数的真值表。112例12用与非门和D触发器设计一个同步时序逻辑电路，以检测输入的信号序列是否为连续的“１１０”。

C（条件）PS（现态）NS（次态）激励输出Xy2ny1ny2n+1y1n+1D2D1Z0000

00

0

00100

00

0

00110

00

0

11001

01

0

01101

11

1

01111

11

10(5)激励函数与输出函数的真值表113例12用与非门和D触发器设计一个同步时序逻辑电路，以检测输入的信号序列是否为连续的“１１０”。

(5)激励函数与输出函数的真值表该公式说明，次态NS为逻辑“1”和各种情况都要考虑，按每一种对应的PS状态与输入条件C先相“与”，然后再相“或”。

例如y2n+1=1有3项，y1n+1=1有2项，由此可得到次态激励表达式如下：

根据上表，用PS表示现态，NS表示次态，C表示输入条件，可得到的设计公式：NS=∑PS·C114例12用与非门和D触发器设计一个同步时序逻辑电路，以检测输入的信号序列是否为连续的“１１０”。

(5)激励函数与输出函数的真值表用PS表示现态，NS表示次态，C表示输入条件，可得到的设计公式：

NS=∑PS·Cy2n+1=1有3项，y1n+1=1有2项，由此可得到次态激励表达式如下：输出函数表达式如下：1153.7同步时序逻辑设计

第3章时序逻辑

3.7.1同步时序逻辑设计方法和步骤

例12用与非门和D触发器设计一个同步时序逻辑电路，以检测输入的信号序列是否为连续的“１１０”。

与非门和D触发器设计一个同步时序逻辑电路演示1163.7同步时序逻辑设计

第3章时序逻辑

3.7.2建立原始状态表的方法

建立原始状态表，就是将课题的设计要求转化成最初的状态表。这项工作相当于建立数学模型。

直接构图法的基本思想：

先假定一个初态，从这个初态开始，每加入一个输入，就可以确定其次态；

此过程一直持续下去，直到完备。最后确定需要多少个状态。直接构图法的实施要点：

输入序列已知，对输入序列进行记忆；

输入序列未知，对输入序列产生的结果进行记忆。

1173.7同步时序逻辑设计

第3章时序逻辑

3.7.2建立原始状态表的方法

【例13】同步时序电路有一个输入端和一个输出端，输入为二进制序列X0，X1，X2...，当输入序列中1的数目为奇数时，输出为1。作出这个时序