实例教学二 译码器 CPLD FPGA可编程逻辑器件

译码器电路的设计桂林师范高等专科学校羊日飞译码器（decoder）译码器是一种多输入多输出的组合逻辑电路功能：将二进制的代码，比如：“0001”、“10”、“111”等，翻译为输出信号，是编码的逆过程。举例：在CPU中，指令译码器是重要的组成部分。3-8线译码器：将3位二进制代码，如：“111”、“101”、等，翻译转换为8路输出的逻辑电路，不同的输入码对应不同的8路输出状态。3-8线译码器集成电路74HC1383-8线译码器的

行为/功能描述有3个输入端口(A0,A1,A2)，有8个输出端口(Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7)。有8种输出状态。（哪8种？）根据输入的二进制码决定输出，二进制码与输出有一一对应的关系。用自然语言描述出来当A0、A1、A2等于“000”时，输出Y0~Y7等于“01111111”；当A0、A1、A2等于“001”时，输出Y0~Y7等于“10111111”；当A0、A1、A2等于“010”时，输出Y0~Y7等于“11011111”；……当A0、A1、A2等于“111”时，输出Y0~Y7等于“11111110”；3-8线译码器的VHDL代码编写

——库引用引用IEEE库引用IEEE库中的std_logic_1164程序包library

ieee;useieee.std_logic_1164.all3-8线译码器的VHDL代码编写

——实体实体名:decoder383个输入端口名：A0、A1、A28个输出端口：（Y0~Y7）entity

decoder38

isport(

A0,A1,A2:instd_logic;

Y:outstd_logic_vector(7downto0););enddecoder38;逻辑关系紧密的信号应该用标准逻辑矢量类型3-8线译码器的VHDL代码编写

——结构体architecture

decoder38_stru

of

decoder38

isbeginenddecoder38_stru;3-8线译码器的VHDL代码编写

——结构体（相关语法）信号的赋值是VHDL语言定义的三种数据对象的一种。(信号、变量、常量)是数据连接和通信的方式。（实体的端口也是一种信号）信号的定义：signal

信号名:信号类型；复习已学的有：1、标准逻辑位（std_logic）2、标准逻辑矢量（std_logic_vector）3-8线译码器的VHDL代码编写

——结构体（相关语法）信号的赋值信号名<=表达式；复习3-8线译码器的VHDL代码编写

——结构体（相关语法）连接操作符“&”可以将同类型的信号组合起来，构造一个数组。例如：signalDATA:std_logic_vector(3downto0);signal

A,B,C:std_logic;DATA<=A&B&C;复习3-8线译码器的VHDL代码编写

——结构体（相关语法）顺序代码对实体的描述有两种方式：行为描述、结构描述行为描述又有两种方法：（1）行为描述：顺序描述实体的行为。（描述行为时往往具有顺序性）（2）数据流描述：以信号的方式描述电路内数据的流动。（硬连线）因此，VHDL语言中有用于行为描述的顺序代码。3-8线译码器的VHDL代码编写

——结构体（相关语法）进程所有的顺序代码必须放在进程或子程序中进程的语法格式：进程中的语句只有在敏感信号表中的信号发生变化时才会激活process(信号1，信号2，…)begin 顺序行为描述语句；endprocess;哪些信号应该写入敏感信号表？进程敏感信号表3-8线译码器的VHDL代码编写

——结构体（相关语法）Case语句语法格式:Case控制表达式

iswhen

测试值1=>顺序语句；

when

测试值2=>顺序语句；

…

when

测试值n=>顺序语句；

…Endcase;控制表达式可以就是一个信号。测试值1~n就是控制表达式（信号）可能的取值。当一个表达式取不同值将产生不同的分支时，可以使用case语句。3-8线译码器的VHDL代码编写

——结构体（相关语法）Case语句的注意事项：Case语句是顺序代码，因此只能出现在进程中；Case语句的测试值必须是相互没有交集的，也就是说在同一时间不能有两个测试表达式的值为“真”。Case语句的测试值必须包含控制表达式的所有可能的情况，如果不确定其他情况，则应该使用关键字“others”。语法格式:Case控制表达式

iswhen

测试值1=>顺序语句；

when

测试值2=>顺序语句；

…

when

测试值n=>顺序语句；

whenothers

=>顺序语句；--包含所有可能的情况Endcase;3-8线译码器的VHDL代码编写

——结构体（相关语法）进程的物理意义一个进程(Process)对应一个电路模块。结构体内部可以有多个进程。各个进程之间是并行的，每个进程对应一个电路模块。Process_AProcess_BProcess_C3-8线译码器的VHDL代码编写

——结构体（相关语法）进程的物理意义进程电路模块的输入信号包括：CASE语句控制表达式中的信号；电路模块的输出信号：赋值语句左边的信号；进程的敏感信号表如何写：包括所有输入信号3-8线译码器的VHDL代码编写

——完整结构体部分的代码architecture

decoder38_stru

of

decoder38issignalcomb:std_logic_vector(2downto0);begin

comb<=A2&A1&A0;--组合信号

process(A2&A1&A0)

begin

case

comb

is

when“000”=>Y<=“11111110”;when“001”=>Y<=“11111101”;when“010”=>Y<=“11111011”;when“011”=>Y<=“11110111”;when“100”=>Y<=“11101111”;when“101”=>Y<=“11011111”;when“110”=>Y<=“10111111”;when“111”=>Y<=“01