CESA-2021-3-006《小芯片接口总线技术要求》团体标准 征求意见稿

ICS31.200

CCSL56

团体标准

T/CESAXXXX—202X

半导体集成电路光互连接口技术要求

SemiconductorIntegratedCircuits-Technicalrequirementforopticalinterconnection

征求意见稿

在提交反馈意见时，请将您知道的相关专利连同支持性文件一并附上。

已授权的专利证明材料为专利证书复印件或扉页，已公开但尚未授权的专利申请

证明材料为专利公开通知书复印件或扉页，未公开的专利申请的证明材料为专利申请

号和申请日期。

202X-XX-XX发布202X-XX-XX实施

中国电子工业标准化技术协会发布

T/CESAXXXX—XXXX

前言

本文件按照GB/T1.1—2020《标准化工作导则第1部分：标准化文件的结构和起草规则》的规定

起草。

本文件由中国电子技术标准化研究院提出

本文件由中国电子技术标准化研究院和中国电子工业标准化技术协会归口。

本文件起草单位：

本文件主要起草人：

III

T/CESAXXXX—XXXX

小芯片接口总线技术要求

1范围

本文件规定了小芯片总线技术的体系架构、接口要求、逻辑功能要求、电气要求、封装物理尺寸要

求和可测性要求。

本文件主要应用场景包括CPU、GPU、人工智能芯片、网络处理器和网络交换芯片等，也可以适用于

其他类采用Chip-let技术的芯片。

2规范性引用文件

下列文件中的内容通过文中的规范性引用而构成本文件必不可少的条款。其中，注日期的引用文件，

仅该日期对应的版本适用于本文件；不注日期的引用文件，其最新版本（包括所有的修改单）适用于本

文件。

快速外围器件接口基础规范第五次修订1.0版本,2019年5月PCIExpressBaseSpecification

Revision5.0Version1.0,May2019

图形显示用双倍数据率第六代同步图形随机存储器规范，2017年7月GRAPHICSDOUBLEDATARATE

(GDDR6)SGRAMSTANDARD,JULY2017

先进接口总线第二次修订，2021年1月AdvancedInterfaceBus(AIB)SpecificationRevision

2.0，Jan.2021

3术语和定义

下列术语和定义适用于本文件。

误码率biterrorrate

用来衡量误码出现的频率。

时钟数据恢复clockdatarecovery

从接收到的信号中提取出数据序列,并且恢复出与数据序列相对应的时钟时序信号,从而还原接收

到的具体信息。

中央处理器centralprocessunit

计算机系统的运算和控制核心。

小芯片chip-let

基于分割架构的芯片技术，也称之为“小芯片技术”

连续时间线性均衡器continuoustimelinearequalizer(CTLE)

CTLE是接收端的模拟滤波器，CTLE可以是有源或无源电路。当高速数字信号通过有损通道传输时，

接收端CTLE用于提高信号的高频分量以补偿高频通道损耗。

双倍数据率doubledatarate(DDR)

在时钟的上升沿和下降沿各传输一次数据。

叠硅片封装dieondie(DoD)

1

T/CESAXXXX—XXXX

将两个或多个裸芯片或封装芯片在垂直芯片方向上互连成为简单的3D封装。

前向反馈均衡feedforwardequalization(FFE)

FFE的作用基本上类似于有限脉冲响应滤波器，它在校正当前比特电压时，使用的是前一个比特和

当前比特的电压电平，加上校正因子(抽头系数)，来校正当前比特的电压电平。

图形处理器graphicprocessunit(GPU)

图像和图形相关运算工作的微处理器。

输入输出input/output(I/O)

输入输出设备或接口。

多芯片模块multi-chipmodule(MCM)

将多个裸芯片和其它元器件组装在同一块多层互连基板上，然后进行封装，从而形成高密度和高可

靠性的微电子组件。

物理层physicallayer(PHY)

OSI模型的物理层。

硅后再分发层post-fabRDL

在晶圆表面沉积金属层和介质层并形成相应的金属布线图形，来对芯片的IO端口进行重新布局，将

其布置到新的、节距占位可更为宽松的区域。

接收机receiver(RX)

通信接收单元。

串行与解串器serializeranddeserializer(Serdes)

在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高

速串行信号重新转换成低速并行信号。

硅转接板siliconinterposer

焊锡球和晶粒之间的导电层，可扩大连接面，使连接改线。

扩展频谱时钟spreadspectrumclocking(SSC)

对信号进行调制，将信号能量扩展到一个较宽的频率范围内,能有效抑制系统的电磁干扰。

发射机transimitter(TX)

通信发送单元。

极短距离ultrashortreach(USR)

小芯片互连信号的极短距离。

甚短距离extremeshortreach(XSR)

小芯片互连信号的甚短距离。

印制电路板printedcircuitboard(PCB)

电子元器件电气相互连接的载体。

2

T/CESAXXXX—XXXX

系统级封装systeminapackage(SIP)

将多种功能芯片（包括处理器、存储器等）集成在一个封装内，从而实现一个基本完整的功能的一

种封装方式。

鳍式场效应晶体管finfield-effecttransistor(FinFet)

一种新的互补式金氧半导体晶体管。

互补金属氧化物半导体complementarymetaloxidesemiconductor(CMOS)

制造大规模集成电路芯片用的一种技术或用这种技术制造出来的芯片。

静电释放electro-staticdischarge(ESD)

ESD是20世纪中期以来形成的以研究静电的产生、危害及静电防护等的学科，习惯将用于静电防护

的器材统称为ESD。

人体模型humanbodymodel(HBM)

带电的人体的放电模式。

带电器件模型charged-devicemodel(CDM)

充电器件的放电模型。

机器模型machinemodel(MM)

带电机器的放电模式。

4概述

技术背景

基于分割架构的芯片技术（Chip-let）是一种构建复杂芯片系统的新技术，本文件描述了Chip-let

芯片技术的应用场景、体系结构、互连特性、信号管理，以及设计和构建符合Chip-let技术规范的系统

和外围设备所需的配置接口。

Chip-let芯片技术用于互连安装在信号距离小于等于50毫米的封装内的多个小芯片。考虑到不同的

应用需求，一般又分为甚短距离（XSR≤50毫米）和极短距离（USR≤10毫米）两种不同的最大互连距离。

Chip-let芯片技术不用于连接到外部封装引脚。

本文件是一种物理互连标准，包括物理层和物理层适配层。链路层、协议层和应用层在该物理互连

标准接口之上实现。

物理形态

主要包括MCM（Multi-ChipModule）、SiliconInterposer、Post-FabRDL三种。

DoD物理形态不属于本文件规定范围。

接口技术

主要包括并行总线接口技术、差分串行总线接口技术和单端串行总线接口技术三种。

为了实现多个互连的小芯片封装在同一个芯片内，本文件采用DC耦合方式以简化PHYIP和封装基

本实现复杂度，目标误码率为1E-15。如有需要时，采用低延时的扰码技术提供合理的信号跳变沿，以

此保证接收端CDR的正常工作。

考虑到上层业务的多样性，TX和RX两个方向采用对称设计，以支持更广泛的应用场景。

本文件仅规定接口电气特性指标，不规定接口相关测试要求。带外管理的定义超出了本规范的范围。

3

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体系架构

本条描述标准各个子层之间的层次架构。

图1层次结构图

互连接口的体系结构见图1，主要包括数据链路层、物理层适配层和物理层等。

数据链路层定义了链路层以及物理层逻辑部分之间的通信，提供了物理层的初始化

(initialization)、事件管理(eventmanagement)、信息交换的状态机(statemachines)以及缓冲机制

(buffering)等功能。

物理层适配层定义了适配到物理层所需要的一些接口转换，实现通道特性和信号特性的转换等功

能，起到承上启下的作用。

物理层定义了PHY部分的端口物理连接和数据传送/接受所需要的电信号、线路状态、时钟基准、数

据编码和电路等电气特性。包含物理编码(PCS)子层和物理媒体附加(PMA)子层等，

PCS子层负责把数据比特编成适合互连信道传输的码组。

PMA子层负责发送、接收、定时恢复、信道阻抗匹配和相位对准功能。

4

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图2互连标准的逻辑接口框图

体系结构的接口框图见图2，其中，红色(下)和绿色(上)代表PHY适配层的发射信号和接收信号，蓝

色(中)代表PHY层控制信号。

PHY层信道接口类型不同，PHY层的发射信号和接收信号也有所不同。当PHY层采用并行总线接口时，

发射信号和接收信号分别为TXDQ[19:0]和RXDQ[19:0]。当PHY层采用差分串行总线接口，发射信号和接

收信号分别为TXP[3:0]、TXN[3:0]和RXP[3:0]、RXN[3:0]。当PHY层采用单端串行总线接口，发射信号

和接收信号分别为TX[3:0]和RX[3:0]。

配置种类

允许存在多种配置以支持不同的带宽需求。其中，基本配置单元为满足标准的最小粒度功能配置单

元，其他的配置是基于基本配置单元的模块化组合。基本配置单元至少能提供单向200Gbps的最小带宽，

同时支持超频模式，可以支持更大的单向带宽。

5接口要求

逻辑框图

描述标准各个子层之间的连接关系和层次结构等。

物理接口信号列表

5.2.1并行总线接口信号列表

表1并行总线接口信号列表

符号类型描述

RXDQ[19:0]输入接收方向数据

TXDQ[19:0]输出发送方向数据

RXCLKP/RXCLKN输入接收方向时钟信号（差分）

TXCLKP/TXCLKN输出发送方向时钟信号（差分）

5.2.2差分串行总线接口信号列表

表2差分串行总线接口信号列表

符号类型描述

RXP[3:0]

输入接收方向数据信号（差分）

RXN[3:0]

TXP[3:0]输出发送方向数据信号（差分）

5

T/CESAXXXX—XXXX

符号类型描述

TXN[3:0]

RXCLKP

输入（可选的）接收方向时钟信号（差分）

RXCLKN

TXCLKP

输出（可选的）发送方向时钟信号（差分）

TXCLKN

5.2.3单端串行总线接口信号列表

表3单端串行总线接口信号列表

符号类型描述

RX[3:0]输入接收方向数据信号

TX[3:0]输出发送方向数据信号

RXCLKP

输入（可选的）接收方向时钟信号（差分）

RXCLKN

TXCLKP

输出（可选的）发送方向时钟信号（差分）

TXCLKN

逻辑接口信号列表

表4逻辑接口信号列表

符号类型描述

TxData[31:0]输入发送方向数据信号

TxDataValid输入发送方向数据有效信号

TxStartBlock输入发送方向数据起始指示信号

TxCLK输入发送方向时钟信号

RxData[31:0]输出接收方向数据信号

RxDataValid输出接收方向数据有效信号

TxStartBlock输出接收方向数据起始指示信号

RxCLK输入接收方向时钟信号

PHYMode[1:0]输入0：并行；1：差分串行；2：单端串行；3：保留的

TxElecIdle输入强制Tx输出进入电气空闲状态

Reset#输入复位发射机和接收机

0：正常工作；1：可快速恢复的低功耗模式；2：需较长时间恢复的低功耗模

PowerDown[1:0]输入

式；3：最低功耗模式

RxEqEval输入RX均衡评估启动指示信号，用于告知PHYRX进行均衡评估

6逻辑功能要求

范围

本部分详细描述逻辑功能和具体实现要求等，包括通道分发、通道汇聚和对齐等。

本文件提供了通信片段（Flit）数据传输模式，以528比特为标准的传输单元，支持C2C、C2M和D2D

等链路结构方式，可以实现多种接口协议。

6

T/CESAXXXX—XXXX

图3逻辑框图

数据传递逻辑框图见图3。发射端主要包括数据打包、CRC编码、通道分发和串行解串器发射端（Tx

SerDes）等功能；接收端主要包括数据解包、CRC解码、通道汇聚、数据块对齐和串行解串器接收端（Rx

SerDes）等功能。本文件不限于所列的逻辑功能，根据上层具体应用，也可以对逻辑功能进行相应的调

整优化。

数据包

本文件采用通信片段（Flit）格式的数据包，如图4所示。以528比特为标准的传输单元，包含2字

节CRC和4个16字节Slot。通信片段（Flit）分为两种类型，一种为协议通信片段（Flit），另一种为

数据通信片段（Flit）。

6.2.1协议Flit

协议Flit的结构见图4，Slot1中，FlitHeader占4B，用于表征Flit包的类型和属性，Headerslot

的长度为12B，用于表征链路层信息；在Slot2～Slot4中，GenericSlot长度为16B，表征了物理层间的

交互信息。

通信片段字节

高速缓存01234567891011121314151617181920212223242526272829303132333435363738394041424344454647484950515253545556575859606162636465

通信片段时隙字节1时隙字节2时隙字节3时隙字节4

012345678910111213141501234567891011121314150123456789101112131415012345678910111213141501

0

1

2

3

比特通信片段头部头部时隙通用时隙通用时隙通用时隙CRC

4

5

6

7

图4协议Flit结构

4BFlitHeader具体结构见图5。

图5FlitHeader结构

每一个Field的作用与意义见表5。

表5FlitHeader中Field的作用和规格要求

数据位名称数据位置描述长度必要性定义

Type0B[0]区分ProtocolFlit和controlFlit1b必填本层给出

RV0B[1]保留1b选填上层用户给出

Ak0B[2]成功传递8个flit的应答信号1b必填本层给出

BE0B[3]字节使能(controlflit下reserved)1b选填上层用户给出

7

T/CESAXXXX—XXXX

数据位名称数据位置描述长度必要性定义

Sz0B[4]数据可变长度(controlflit下reserved)1b必填本层给出

Slot00B[5-7]Slot0格式类型3b选填上层用户给出

Slot11B[0-2]Slot1格式类型3b选填上层用户给出

Slot21B[3-5]Slot2格式类型3b选填上层用户给出

Slot31B[6-7],2B[0]Slot3格式类型3b选填上层用户给出

RSVD2B[1-3]保留2b选填上层用户给出

ReqCrd2B[4-7]请求信令回传4b必填本层给出

DataCrd3B[1-3]数据信令回传4b必填本层给出

RspCrd3B[4-7]响应信令回传4b必填本层给出

Type分为两种类型：Protocol和control，Type具体的描述见表6。

表6Type具体要求

0Byte[0]类型描述

0协议与高速缓存/内存协议相关的通信片段

1控制链路层特定的功能，是由链路层插入的通信片段

6.2.2数据Flit结构

数据Flit要求4个Slot均为数据块，用于传输数据信息，其结构见图6。

通信片段字节

高速缓存01234567891011121314151617181920212223242526272829303132333435363738394041424344454647484950515253545556575859606162636465

通信片段时隙字节1时隙字节2时隙字节3时隙字节4

012345678910111213141501234567891011121314150123456789101112131415012345678910111213141501

0

1

2

3

比特数据块数据块数据块数据块CRC

4

5

6

7

图6全数据Flit结构

6.2.3示例

以下通过具体的实例对本文件所提出的Flit格式的数据包及兼容性进行解释。

6.2.3.1D2H间协议Flit结构

D2H间协议Flit结构见图7，H3中灰色部分代表FlitHeader，G1～G2代表D2H请求信息，G0代表1个

Data块。

012345678910111213141501234567891011121314150123456789101112131415012345678910111213141501

]

]

4

3

11

10

010

:

O

:

S

Ty

Poi

U

Val

Val

Val

Val

Val

]

11

11

]

[

[

]

1

8

0

10

:

:

:

]

RSVD

RSVD

3

CQID

CQID

17

RV

[

11

: