微波炉控制器概述

黑龙江科技学院课程设计任务书一、设计题目：微波炉控制器的设计二、设计的主要内容：主要设计微波炉中的核心部分控制器，此部分将用户的输入转换成控制信号，经过一系列的变换，然后输出信号控制微波炉启动、加热、停止等操作，还输出给像数码管一样的用户可感知的电子器件。这是一个实用性很强的设计，没有特别复杂的功能要求，而且应用到了状态机，计时器，译码器等基本电子器件。指导教师：于海英日期：教师评语：评阅成绩：评阅人：日期：摘要随着社会的发展与科学的进步微波炉在人们的生活中使用非常普遍。微波炉内部的电子元件有不多，本设计只设计其中的核心部分控制器，此部分将用户的输入转换成控制信号，经过一系列变换，然后输出信号控制微波炉启动，加热，停止等操作，还输出给像数码管一样的用户可感知的电子器件。这是一个实用性很强的设计，没有特别复杂的功能要求，而且应用到了状态机，计时器，译码器等基本电子器件，在模块设计以及模块组合的过程中将加深我对硬件工作原理理解和认识。本设计完成微波炉控制器的设计与分析。以VHDL语言为开发工具，MAX+PLUSII作为程序运行平台。通过设计和实验，对开发的程序进行调试运行和波形仿真测试验证，初步实现了设计目标。运用硬件描述语言VHDL，大大降低了硬件数字系统设计，使得程序设计直观简洁，设计效率高。关键词：微波炉VHDL硬件

第1章微波炉控制器概述1.1设计目的 学习VHDL语言已经有一段时间了，并且做了多个试验，对VHDL语言和MAX+PLUS软件都有了一定的了解。学习硬件描述语言的目的是进行硬件的设计，语言只是一个工具，更重要的是对硬件的工作原理要有深入的理解，为此，进行一次课程设计很有必要。 我选择的题目是微波炉控制器的设计，微波炉在人们的生活中使用非常普遍。微波炉内部的电子元件有不多，本人只设计其中的核心部分控制器，此部分将用户的输入转换成控制信号，经过一系列变换，然后输出信号控制微波炉启动，加热，停止等操作，还输出给像数码管一样的用户可感知的电子器件。这是一个实用性很强的设计，没有特别复杂的功能要求，而且应用到了状态机，计时器，译码器等基本电子器件，在模块设计以及模块组合的过程中将加深我对硬件工作原理理解和认识。1.2实验要求现需设计一个微波炉控制器WBLKZQ，其外部接口如图1.1所示。通过该控制器再配以4个七段数码二极管完成微波炉的定时及信息显示。 图1-1WBLKZQ微波炉控制器图1-1中的各信号的功能及要求如下：CLK是秒时钟脉冲输入，它接收每秒一个时钟脉冲的节拍信号。RESET为复位信号，高电平有效，用于芯片的复位功能。TEST为测试信号，高电平有效，用于测试4个七段数码二极管工作是否正常。第2章微波炉控制器设计思想2.1总体设计方案 图2-1总体设计框图

根据该微波炉控制器的功能设计要求，本系统可由以下4个模块组成：①状态控制器KZQ；②数据装载器ZZQ；③烹调计时器JSQ；④显示译码器YMQ47。其内部组成原理图如图2-1所示。2.2模块的设计思想(1)状态控制器KZQ的功能是控制微波炉工作过程中的状态转换，并发出有关控制信息；输入信号为CLK、TEST、START、SET_T、RESET和DONE，输出信号为LD_DONE、LD_CLK、LD_8888和COOK信号。(2)数据装载器ZZQ的功能是根据KZQ发出的控制信号选择定时时间、测试数据或烹调完成信息的装入。(3)计时器JSQ的功能是负责烹调过程中的时间递减计数，并提供烹调完成时的状态信号供KZQ产生烹调完成信号。(4)显示译码器YMQ47的功能就是负责将各种显示信息的BCD转换成七段数码管显示的驱动信息编码。需要译码的信息有：数字0～9，字母d、o、n、E。第3章VHDL语言描述3.1状态控制器状态控制器KZQ的功能是控制微波炉工作过程中的状态转换，并发出有关控制信息，因此我们可用一个状态机来实现它。经过对微波炉工作过程中的状态转换条件及输出信号进行分析，我们可得到其状态转换图如图3-1所示，其输入、输出端口如图3.2所示。图3-1k控制器KZQ的状态转换图RESETRESETSET_TCOOKSTART LD_8888TEST LD_CLKCLOCK LD_DONEDONE图3-2控制器KZQ的输入、输出端口如图3-2端口定义如下PORT(RESET，SET_T，START，TEST，CLK，DONE:INSTD_LOGIC; COOK，LD_8888，LD_CLK，LD_DONE:OUTSTD_LOGIC);根据状态图在程序中定义5个状态：复位状态IDLE,数码管测试状态LAMP_TEST,烹调时间设置状态SET_CLOCK，减数定时状态TIMER，完成信息显示状态DONE_MSG。五个状态根据不同的条件进行转换，如图3.1。此模块中定义了两个状态SIGNALNXT_STATE，CURR_STATE:STATE_TYPE，很明显这是次态信号和现态信号。此状态机为二进程状态机，一个进程负责寄存器逻辑，第二个进程负责次态逻辑和输出逻辑。第二个进程为核心进程，也是此模块中的难点。首先设置默认次态为IDLE，将所有输出端口赋值0。再利用一个case语句和多个if语句完成次态逻辑和输出逻辑的设计。当LAMP_TEST=1时，LD_8888<='1'，COOK<='0'，就是现态为数码管检测状态时的输出当SET_CLOCK=1时，LD_CLK<='1';COOK<='0'，现态为烹调时间设置状态时的输出当DONE_MSG=>LD_DONE<='1';COOK<='0'，就是现态为完成信息显示状态时的输出当IDLE=1时，现态为复位状态时分为两种情况 如果TEST='1时，NXT_STATE<=LAMP_TEST，次态为数码管检测状态。 其他情况时，NXT_STATE<=TIMER，COOK<='1'，次态为计时状态。3.2数据装载器ZZQ的输入、输出端口如图3-3所示，根据其应完成的逻辑功能，它本质上就是一个三选一数据选择器。本设计采用一个进程来完成，但由于三个被选择的数据只有一个来自输入端口，因此另两个被选择的数据则通过在进程的说明部分定义两个常数来产生。图3-3装载器ZZQ的输入、输出端口数据装载器端口定义如下：PORT(DATA1:INSTD_LOGIC_VECTOR(15DOWNTO0);LD_8888:INSTD_LOGIC;LD_CLK:INSTD_LOGIC;LD_DONE:INSTD_LOGIC;DATA2:OUTSTD_LOGIC_VECTOR(15DOWNTO0);LOAD:OUTSTD_LOGIC);当该模块加入到整体中时，四个输入端口的数据有三个来自于kzq模块的输入信号量，DATA1为16位逻辑矢量，直接有外部输入，实际上是用户的输入烹调时间。进程内部还定义了两个16位逻辑矢量类型的常量：CONSTANTALL_8:STD_LOGIC_VECTOR(15DOWNTO0):="1000100010001000";CONSTANTDONE:STD_LOGIC_VECTOR(15DOWNTO0):="1010101111001101";ALL_8经译码后数码管可显示8888；DONE经译码后数码管可显示done；此装载器的功能就是在这三个16位逻辑矢量中进行选择。3.3烹调计时器JSQ烹调计时器JSQ为减数计数器，其最大计时时间为59:59。因此我们可用两个减计数十进制计数器DCNT10和两个减计数六进制计数器DCNT6级联构成。JSQ的内部组成原理如图3-4所示图3-4JSQ的内部组成原理图JSQ的外部端口定义如下：PORT(COOK:INSTD_LOGIC;DATA3:INSTD_LOGIC_VECTOR(15DOWNTO0);LOAD:INSTD_LOGIC; CLK:INSTD_LOGIC;SEC_L:OUTSTD_LOGIC_VECTOR(3TO0);SEC_H:OUTSTD_LOGIC_VECTOR(3TO0);MIN_L:OUTSTD_LOGIC_VECTOR(3TO0);MIN_H:OUTSTD_LOGIC_VECTOR(3TO0);DONE:OUTSTD_LOGIC);其中COOK端数据来自于KZQ的COOK端输出信号量，在JSQ内部作为使能信号。LOAD端数据来源于ZZQ的LOAD端的输出，作为设置初始量的控制信号。CLK直接来自有外部时钟信号。接下来的四个端口是输出分、秒时间。DONE是个很重要的端口，只有在四个计时器的CARRY_OUT同时有效是才输出高电平，由DONE端传出的信号直接传送到KZQ（控制器）的DONE端口。注意： 只有U1处的CLK端才是真正的时钟信号，后面的U2,U3,U4都是用的前面的S1,S2,S3信号作为自己的时钟信号，也就是只有低位要借位时才会有时钟信号的给高位，这也正是此程序倒计时器巧妙地计时原理。六位和十位计时器的原理经常使用，这里不进行说明了。3.4显示译码器YMQ47的设计本显示译码器YMQ47不但要对数字0～9进行显示译码，还要对字母d、o、n、e进行显示译码，其译码对照表如表3-1所示。 表3-1译码对照表注意：前10种输入被翻译数字，11-14的输入被翻译成字符done，也就是显示烹调完成信号。第4章各模块仿真波形及分析图4-1控制器仿真图如图4-1所示：test=1时,id_8888=1,此时输出测试信号，要求数码管显示四个8。set_t=1时,id_clk=1,此时为设置烹调时间状态。Strat=1时,cook开始以时钟的波形出现，表示现在是烹调状态。Done=1时,id_done=1,表示烹调结束。

图4-2装载器仿真图如图4-2所示：当load_8888=1,load_clk=0，data=1245,done=1时，load=1,load_val=888表示此时为测试状态，装载测试数据8888。当load_8888=0,load_done=0,load_clk=1时,load=1,load_val等于data输入，表示此时为装载预置时间状态，输出为输入的预置时间。图4-3计时器仿真图如图4-3所示：Load=1,cook=0时，datain的数据被载入同时输出。Load=0,cook=1时，开始倒计时，时间随时钟上升沿跳变。第5章实验总结本次课程设计进行了约两周时间，由查阅资料确定题目到编辑设计总体框架，再完成代码编辑，到最后的程序仿真成功。我在这两个星期的设计过程中经历了一次又一次挫败，但最终完成了设计题目。从中我体会到硬件编程的真谛和乐趣，但由于时间紧迫，本人能力有限，在设计过程中有一些巧妙的设计，但也有一些疏忽和简略略的地方：(1)在状态控制器KZQ中，利用状态机的设计方法简化了设计。(2)在数据装载器ZZQ的设计中，利用三个装载信号的组合LD_8888&LD_DONE&LD_CLK赋给变量TEMP，巧妙地解决了装载数据的选择问题。(3)在烹调计时器JSQ的设计中，利用两个减法十进制计数器和两个减法六进制计数器的串级组合，非常简便地实现了59′59″数之间的计时和初始数据的装载。(4)经过设计后的反思我觉得程序中还有一些可扩展的东西，本微波炉控制器要求系统时钟CLK固定为1Hz，而预置时间数据输入总线DATA0位数太多(为16位)，因此我们可对该系统进行改进，增加一个分频电路FPQ和一个“虚拟式”按键预置数据输入电路YZDL，以使系统的通用性更好写。参考文献[l]《基于QuartusⅡ的FPGA/CPLD设计》电子工业出版社[2]《CPLD系统设计技术入门与应用》电子工业出版社[3]《EDA技术基础》湖南大学出版社[4]沈明山《EDA技术及可编程器件应用实训》科学出版社[5]朱正伟《EDA技术及应用》清华大学出版社附录1程序清单--WBLKZQ.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYWBLKZQIS PORT(MRESET,MSET_T,MSTART,MTEST,MCLK:INSTD_LOGIC; MDATA0:INSTD_LOGIC_VECTOR(15DOWNTO0); MCOOK:OUTSTD_LOGIC; MSEC_L:OUTSTD_LOGIC_VECTOR(6DOWNTO0); MSEC_H:OUTSTD_LOGIC_VECTOR(6DOWNTO0); MMIN_L:OUTSTD_LOGIC_VECTOR(6DOWNTO0); MMIN_H:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDWBLKZQ;ARCHITECTURESTRUCTUREOFWBLKZQISCOMPONENTKZQPORT(RESET,SET_T,START,TEST,CLK,DONE:INSTD_LOGIC;COOK,LD_8888,LD_CLK,LD_DONE:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTJSQPORT(COOK:INSTD_LOGIC;DATA3:INSTD_LOGIC_VECTOR(15DOWNTO0);LOAD:INSTD_LOGIC; CLK:INSTD_LOGIC;SEC_L:OUTSTD_LOGIC_VECTOR(3DOWNTO0);SEC_H:OUTSTD_LOGIC_VECTOR(3DOWNTO0);MIN_L:OUTSTD_LOGIC_VECTOR(3DOWNTO0);MIN_H:OUTSTD_LOGIC_VECTOR(3DOWNTO0);DONE:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTYMQ47PORT(AIN4:INSTD_LOGIC_VECTOR(3DOWNTO0);DOUT7:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDCOMPONENT;COMPONENTZZQPORT(DATA1:INSTD_LOGIC_VECTOR(15DOWNTO0);LD_8888:INSTD_LOGIC;LD_CLK:INSTD_LOGIC;LD_DONE:INSTD_LOGIC; DATA2:OUTSTD_LOGIC_VECTOR(15DOWNTO0);LOAD:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALSCOOK:STD_LOGIC;SIGNALSLD_8888:STD_LOGIC;SIGNALSLD_CLK:STD_LOGIC;SIGNALSLD_DONE:STD_LOGIC;SIGNALSLOAD:STD_LOGIC;SIGNALSDONE:STD_LOGIC;SIGNALSDATA2:STD_LOGIC_VECTOR(15DOWNTO0);SIGNALSSEC_L:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALSSEC_H:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALSMIN_L:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALSMIN_H:STD_LOGIC_VECTOR(3DOWNTO0);BEGIN MCOOK<=SCOOK; U0:KZQ PORTMAP(MRESET,MSET_T,MSTART,MTEST,MCLK,SDONE, SCOOK,SLD_8888,SLD_CLK,SLD_DONE); U1:ZZQ PORTMAP(MDATA0,SLD_8888,SLD_CLK,SLD_DONE, SDATA2,SLOAD); U2:JSQ PORTMAP(SCOOK,SDATA2,SLOAD,MCLK, SSEC_L,SSEC_H,SMIN_L,SMIN_H,SDONE); U3:YMQ47 PORTMAP(SSEC_L,MSEC_L); U4:YMQ47 PORTMAP(SSEC_H,MSEC_H); U5:YMQ47 PORTMAP(SMIN_L,MMIN_L); U6:YMQ47 PORTMAP(SMIN_H,MMIN_H);ENDSTRUCTURE;----KZQ.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYKZQISPORT(RESET,SET_T,START,TEST,CLK,DONE:INSTD_LOGIC;COOK,LD_8888,LD_CLK,LD_DONE:OUTSTD_LOGIC);ENDENTITYKZQ;ARCHITECTUREARTOFKZQISTYPESTATE_TYPEIS(IDLE,LAMP_TEST,SET_CLOCK,TIMER,DONE_MSG);SIGNALNXT_STATE,CURR_STATE:STATE_TYPE;BEGINPROCESS(CLK,RESET)ISBEGINIFRESET='1'THEN CURR_STATE<=IDLE;ELSIFCLK'EVENTANDCLK='1'THENCURR_STATE<=NXT_STATE;ENDIF;ENDPROCESS;PROCESS(CLK,CURR_STATE,SET_T,START,TEST,DONE)ISBEGINNXT_STATE<=IDLE;--DEFAULTLD_8888<='0';LD_DONE<='0';LD_CLK<='0';COOK<='0';CASECURR_STATEISWHENLAMP_TEST=>LD_8888<='1';COOK<='0';WHENSET_CLOCK=>LD_CLK<='1';COOK<='0';WHENDONE_MSG=>LD_DONE<='1';COOK<='0';WHENIDLE=>IF(TEST='1')THENNXT_STATE<=LAMP_TEST; LD_8888<='1';ELSIFSET_T='1'THENNXT_STATE<=SET_CLOCK;LD_CLK<='1';ELSIF((START='1')AND(DONE='0'))THENNXT_STATE<=TIMER;COOK<='1';ENDIF;WHENTIMER=>IFDONE='1'THENNXT_STATE<=DONE_MSG;LD_DONE<='1'; ELSENXT_STATE<=TIMER;COOK<='1';ENDIF;ENDCASE;ENDPROCESS;ENDARCHITECTUREART;----ZZQ.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYZZQISPORT(DATA1:INSTD_LOGIC_VECTOR(15DOWNTO0);LD_8888:INSTD_LOGIC;LD_CLK:INSTD_LOGIC;LD_DONE:INSTD_LOGIC; DATA2:OUTSTD_LOGIC_VECTOR(15DOWNTO0);LOAD:OUTSTD_LOGIC);ENDENTITYZZQ;ARCHITECTUREARTOFZZQISBEGINPROCESS(DATA1,LD_8888,LD_CLK,LD_DONE)ISCONSTANTALL_8:STD_LOGIC_VECTOR(15DOWNTO0):="1000100010001000";CONSTANTDONE:STD_LOGIC_VECTOR(15DOWNTO0):="1010101111001101"; VARIABLETEMP:STD_LOGIC_VECTOR(2DOWNTO0);BEGINLOAD<=LD_8888ORLD_DONEORLD_CLK;TEMP:=LD_8888&LD_DONE&LD_CLK;CASETEMPISWHEN"100"=>DATA2<=ALL_8; --LOAD_8888=1WHEN"010"=>DATA2<=DONE; --LOAD_DONE WHEN"001"=>DATA2<=DATA1; --LOAD_CLKWHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREART;----DCNT10.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDCNT10ISPORT(CLK:INSTD_LOGIC;LOAD:INSTD_LOGIC;ENA:INSTD_LOGIC;DATAIN:INSTD_LOGIC_VECTOR(3DOWNTO0);CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CARRY_OUT:OUTSTD_LOGIC);ENDENTITYDCNT10;ARCHITECTUREARTOFDCNT10ISSIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,LOAD,ENA)ISBEGINIFLOAD='1'THENCQI<=DATAIN;ELSIFCLK'EVENTANDCLK='1'THEN IFENA='1'THENIFCQI="0000"THENCQI<="1001";ELSECQI<=CQI-'1';ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(CLK,CQI)ISBEGINIFCLK'EVENTANDCLK='1'THENIFCQI="0000"THENCARRY_OUT<='1'; ELSECARRY_OUT<='0'; ENDIF;ENDIF;ENDPROCESS;CQ<=CQI;ENDARCHITECTUREART;----DCNT6.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDCNT6ISPORT(CLK:INSTD_LOGIC;LOAD:INSTD_LOGIC;ENA:INSTD_LOGIC;DATAIN:INSTD_LOGIC_VECTOR(3DOWNTO0);CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CARRY_OUT:OUTSTD_LOGIC);ENDENTITYDCNT6;ARCHITECTUREARTOFDCNT6ISSIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK,LOAD,ENA)ISBEGINIFLOAD='1'THENCQI<=DATAIN;ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENIFCQI="0000"THENCQI<="0101";ELSECQI<=CQI-'1';ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(CLK,CQI)ISBEGINIFCLK'EVENTANDCLK='1'THENIFCQI="0000"THENCARRY_OUT<='1';ELSECARRY_OUT<='0';ENDIF;ENDIF;ENDPROCESS;CQ<=CQI;ENDARCHITECTUREART;----JSQ.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYJSQISPORT(COOK:INSTD_LOGIC;DATA3:INSTD_LOGIC_VECTOR(15DOWNTO0);LOAD:INSTD_LOGIC; CLK:INSTD_LOGIC;SEC_L:OUTSTD_LOGIC_VECTOR(3DOWNTO0);SEC_H:OUTSTD_LOGIC_VECTOR(3DOWNTO0);MIN_L:OUTSTD_LOGIC_VECTOR(3DOWNTO0);MIN_H:OUTSTD_LOGIC_VECTOR(3DOWNTO0);DONE:OUTSTD_LOGIC);ENDENTITYJSQ;ARCHITECTUREARTOFJSQISCOMPONENTDCNT10ISPORT(CLK,LOAD,ENA:INSTD_LOGIC; DATAIN:INSTD_LOGIC_VECTOR(3DOWNTO0);CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CARRY_OUT:OUTSTD_LOGIC);ENDCOMPONENTDCNT10;COMPONENTDCNT6ISPORT(CLK,LOAD,ENA:INSTD_LOGIC;DATAIN:INSTD_LOGIC_VECTOR(3DOWNTO0);CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CARRY_OUT:OUTSTD_LOGIC);ENDCOMPONENTDCNT6;SIGNALNEWCLK:STD_LOGIC;SIGNALS1:STD_LOGIC;SIGNALS2:STD_LOGIC;SIGNALS3:STD_LOGIC;SIGNALS4:STD_LOGIC;BEGINU1:DCNT10PORTMAP(CLK,LOAD,COOK,DATA3(3DOWNTO0),SEC_L,S1);U2:DCNT6PORTMAP(S1,LOAD,COOK,DATA3(7DOWNTO4),SEC_H,S2);U3:DCNT10PORTMAP(S2,LOAD,COOK,DATA3(11DOWNTO8),MIN_L,S3);U4:DCNT6PORTMAP(S3,LOAD,COOK,DATA3(15DOWNTO12),MIN_H,S4);DONE<=S1ANDS2ANDS3ANDS4;ENDARCHITECTUREA