《基于Xilinx FPGA的多核嵌入式系统设计基础》课件第3章

3.1总线机制3.2核间通信机制介绍3.3本章小结

3.1.1OPB总线

OPB(On-chipPeripheralBus)总线分为D(Data)OPB和I(Instruction)OPB两类接口，主要用于挂接数据和指令的片上外设，是各类外设连接处理器的主要方式。3.1总线机制3.1.2PLB总线

PLB(ProcessorLocalBus)总线包含了一个总线控制单元、一个看门狗定时器以及独立的地址和读写数据路径单元，另外，还包含了一个可选用的DCR(DeviceControlRegister)从接口以提供对总线错误状态寄存器的访问。

在EDK10.1开发套件中，IPCatalog下仅有PLBv4.6版本，其模块图如图3.1.1所示。图3.1.1PLBv4.6的模块图3.1.3XCL总线

XCL是一个连接外部存储设备的高性能总线。它直接连接存储控制器和集成的FSL缓冲器，从而使得系统有最小的延时和最少的实例。3.1.4FSL总线

FSL(FastSimplexLink)总线提供了输出FIFO和输入FIFO之间一种点对点的传输通道。它分为M(Master)FSL和S(Slave)FSL两类接口。每一类接口最多都只有8个。其模块图如图3.1.2所示。图3.1.2FSL总线的模块图3.1.5OCM总线

OCM分为DSOCM(Data-SideOn-ChipMemory)和ISOCM(Instruction-SideOn-ChipMemory)两类。3.1.6LMB总线

LMB总线主要用来连接片上BRAM(BlockRAM)。为了能在一个时钟周期内完成访问，LMB采用了最少的控制信号和简单协议的方式。它分为指令寄存器D(Data)LMB和数据寄存器I(Instruction)LMB两类接口，而且这些接口只和BRAM连接。其模块图如图3.1.3所示。图3.1.3基于Microblaze系统通常使用的LMB总线模块图3.2.1Mailbox

作为一种用于内核通信的IP核(IP核为Xilinx以及第三方公司将一些通用模块设计、编译、封装好后，供用户使用并保留模块知识产权的核，设计者在使用时可将其作为一个黑盒子，只关注核的功能和参数配置，而无需了解核内部的实现功能)，XPSMailbox提供了核与核之间的双向通信信道。Mailbox在处理器之间的连接模型如图3.2.1所示。3.2核间通信机制介绍图3.2.1基于PLBv46总线架构下的XPSMailboxFPGA

Mailbox比较适用于小于100字节数据的情况，因为发送方需要从自己的内存中拷贝数据，然后写到Mailbox的FIFO中去，而相似的接收处理器则需要从FIFO中将数据拷贝出来。当然，Mailbox的功能可以通过DMA来扩展，省去了数据的复制，从而可传递更大的数据量。基于Mailbox的数据传递的框架图如图3.2.2所示。图3.2.2Mailbox用于数据传递的框架图3.2.2Mutex

Mutex是用于多核间共享资源时的一种同步机制，属于硬件同步。值得注意的是：对于常用的软件信号量和互斥锁而言，一般都只适用于单一系统，解决多进程的问题；而相同软件协议对于非对称多处理器系统并不适用，因为不同处理器上的操作系统可能不同。Mutex的设计模块如图3.2.3所示。图3.2.3Mutex用于同步机制的设计模块3.2.3SharedMemory

共享内存是一种典型的快速异步通信机制，因其使得零拷贝有实现可能，故非常适用于大于1000字节的大型数据量共享的情况，基于此通信机制的系统往往具备以下几种特性：

任一处理器可以直接引用或是访问共享内存的任意位置；

通信的产生一般以处理器载入或是存储指令等操作来触发；

内存中的数据位置对程序员是透明的。数据将通过多处理器被分散存储，而这些细节在使用一些软件API函数时并不需要考虑；

访问共享内存段时必须确保两个处理器之间拥有一些硬件/软件同步协议。

(1)基于片上双端口内存BlockRAM；

(2)基于MPMC(MultiPortMemoryController)的外部内存DDR。

Microblaze利用LMB接口实现与共享内存的互连，而PowerPC405利用OCM接口实现与共享内存的互连，如图3.2.4所示。图3.2.4Microblaze与PowerPC405之间通过BRAM实现资源共享目前，MPMC(v4.03a)最多提供了8个端口，因而允许3～4个处理器同一时间内独立访问共享内存。其劣势在于，FPGA需要经由MPMC访问，故速度方面稍逊于片上共享资源。另外和BRAM共享有相同的问题，即需要软件设计者通过分区等手段来决策哪些独立区域可以共享，哪些不可以共享，同时有必要写协议。利用DPRAM(BRAM)共享内存机制进行互连的多核体系如图3.2.5所示。图3.2.5MicroBlaze之间通过DPRAM(BRAM)两两达到数据共享3.2.4Interrupt

XPSInterruptController(XPSINTC)[12]也是一种较好的通信机制，它可以收集众多外围设备产生的中断输入，并最终为系统的处理器产生唯一的中断输出。所有用作检测、使能以及确认功效的中断寄存器均通过PLBv46上的从接口连接在一起。中断个数以及其他方面的相关配置可依据目标系统而设定。Interrupt内部结构的模块图如图3.2.6所示。图3.2.6Interrupt内部结构的模块图3.2.5PLBv46_PLBv46Bridge

PLBv46的桥主要是针对基于PLB总线的多个处理器之间共享外围设备的情况，比如共享串口RS232、CompactFlashCard等。同时它也可以用于隔离从属于主PLB总线上的低速PLB外设，以达到改善系统性能的效果。

基于Mailbox、Mutex、SharedMemory、Interrupt以及桥等通信同步手段的总体设计框架图如图3.2.7所示。图3.2.7基于Mailbox、Mutex、SharedMemory以及桥通信手段的架构图3.2.6FSL互连体系

FSL(FastSimplexLink)提供了基于FIFO基础的快速单向点对点通信，利用该机制并不能直接实现数据的共享，但是可以实现处理器之间数据的传递，另外，FSL也为核间数据传递提供了额外的控制比特位。FIFO的深度是可配置的，从1～8KB不等，并且同样支持异步和同步模式，这为FSL总线上的主从设备采用不同时钟频率带来了可能。基于FSL互连体系的硬件设计图如图3.2.8所示。图3.2.8基于FSL互连体系的多核硬件系统设计图3.2.7DAMController

XPSCentralDMAController为PLB总线上的外设以及内存设备提供了简单的DirectMemoryAccess(DMA)服务。控制器可将可变数量的数据从源地址传送至目的地址，且无需处理器的干涉。

DMA控制器主要有三大组成部分：SlaveAttachmentModule、MasterAttachmentModule以及FIFO。

基于DMA机制的通信系统设计模型如图3.2.9所示。图3.2.9基于DMA互连的多核通信系统硬件设计3.2.8混合衍生体系

混合衍生体系仅介绍以下两种：

(1) DRAM与FSL结合的互连体系，如图3.2.10所示；

(2)基于滑动窗口FIFO的FSL互连体系。

WFIFO的读/写逻辑设计的原理图如图3.2.11所示。图3.2.10DRAM与FSL结合的互连体系图3.2.11WFIFO读/写逻辑设计的原理图从其原理图看，写进程总是从BackwardFIFO中读数据，而往ForwardFIFO中写数据，读操作则正好相反。WFIFO全局设计如图3.2.12所示。应用于多核系统，其硬件设计和图3.2.8类似。图3.2.12WFIFO的全局设计本章主要介绍了ISE10.1开发套件中支持的多种总线机制，包括OPB、