数字逻辑与数字系统知到智慧树章节测试课后答案2024年秋武汉科技大学

数字逻辑与数字系统知到智慧树章节测试课后答案2024年秋武汉科技大学第一章单元测试

十进制数(-123)的八位制补码是（）。

A:11101011B:10000101C:01100011D:10100101

答案:10000101格雷码又叫循环码，具有多种编码形式，格雷码的性质有（）

A:对称性B:反射性C:相邻性D:对9自补

答案:对称性；反射性；相邻性数字系统是指能对数字信号进行输入、存储、加工和传输的实体，它由实现各种功能的数字逻辑电路相互连接而成。（）

A:错B:对

答案:对数字电路只有“与”、“或”、“非”三种基本电路，电路结构简单，容易实现。（）

A:错B:对

答案:对以下对余3码描述正确的有（）。

A:0011是0的余3码B:余3码是一种无权BCD码。C:余3码是一种对9的自补码D:余3码各位的权值分别为8,、4、2、1。

答案:0011是0的余3码；余3码是一种无权BCD码。；余3码是一种对9的自补码

第二章单元测试

任何一个逻辑函数的（）表达形式一定是唯一的。

A:标准与或式B:或非式C:与或式D:与或非式

答案:标准与或式对于某个逻辑函数，下面列出的各种表达式中，（）是唯一的。

A:一般与或式B:最小项表达式C:最简与或式D:最简或与式

答案:最小项表达式卡诺图上变量的取值顺序是采用（）的形式，以便能够用几何上的相邻关系表示逻辑上的相邻。

A:循环码B:ASCII码C:二进制码D:十进制码

答案:循环码一个具有n个变量的逻辑函数，有（）个最小项。

A:2nB:C:nD:3n

答案:下面给出的表达式中，（）不是恒等式。

A:B:C:D:

答案:下面给出的表达式中，（）不是恒等式。

A:B:C:D:

答案:在下列逻辑函数表达式中，（）是最小项表达式。。

A:B:C:D:

答案:逻辑函数的标准表达式是指（）。

A:最简与-或式B:最简或-与式C:一般与-或式D:最小项表达式和最大项表达式

答案:最小项表达式和最大项表达式卡诺图上变量的取值顺序是采用循环码的形式，以便能够用几何上的相邻关系表示逻辑上的相邻。（）

A:错B:对

答案:对同一个十进制数字的余3码比它的8421码多0011。（）

A:对B:错

答案:对

第三章单元测试

对于与门和与非门多余的输入端，使用时不允许的连接方式是（）。

A:接VCCB:接地C:接上拉电阻D:与其它输入端并联

答案:接地为实现“线与”逻辑功能，应选用（）。

A:三态门B:与门C:集电极开路（OC）门D:与非门

答案:集电极开路（OC）门三态门的输出状态有3种——高电平、低电平和高阻态。（）

A:错B:对

答案:对当控制端无效时，三态门的输出（）。

A:高电平B:未知态C:高阻状态D:低电平

答案:高阻状态将若干个集电极开路的与非门的输出端并接在一起，可实现（）功能。

A:或非B:或C:与D:非

答案:与

第四章单元测试

逻辑函数，当A、C的取值为（）的时候存在竞争-冒险现象。

A:10B:01C:00D:11

答案:00下面列出的选项中，（）不是消除竞争-冒险的方法。

A:引入选通脉冲B:接入滤波电容C:修改逻辑设计D:进行时序仿真

答案:进行时序仿真下面列出的选项中，（）不能作为端口数据流向定义的关键字。

A:doubleB:inputC:inoutD:output

答案:double在VerilogHDL程序中，信号的高阻状态用（）表示。

A:‘H’B:‘Z’C:‘—’D:‘X’

答案:‘Z’组合逻辑电路中产生竞争冒险的主要原因是输入信号受到尖峰干扰。（）

A:错B:对

答案:错组合逻辑电路一定不包含记忆元件，在结构上也不存在从输出到输入的反馈通路。（）

A:对B:错

答案:对在VerilogHDL程序中，标识符是不区分大小写的。（）

A:对B:错

答案:错组合逻辑电路任意时刻的输出仅与当前的输入有关，而与电路前一时刻的输出状态无关。（）

A:错B:对

答案:对VerilogHDL程序中，如果有定义为reg类型的变量，则一定会综合出时序逻辑电路。（）

A:对B:错

答案:错在VerilogHDL程序中，使用元件例化语句对模块进行描述时，如果采用端口名关联法，端口的书写顺序不能随意更改。（）

A:对B:错

答案:错

第五章单元测试

1、在使用七段字形译码器7448的过程中，灭零输入端与灭零输出端配合使用，可以实现多位数码管的灭零功能。（

）

A:对B:错

答案:对4位数值比较器CD4585的3个级联输入端（a>b）、（a=b）、（a<b）的4种输入组合中，（

）是非法的。

A:111B:001C:010D:100

答案:111（

）的功能是用来将一路数据分时传输到多路通道中去。

A:译码器B:

数据选择器C:数据分配器D:编码器

答案:数据分配器下图1中由74HC283四位加法器实现的电路中，输入DCBA为5421码，输出ZYXW为（

）。

A:2421码

B:余3码

C:8421码D:循环码

答案:2421码

设D0、D1、D2、D3是四选一数据选择器的4个数据输入端，那么，当通道选择输入端BA=01时，输出端F=(

)。

A:D1B:

D3C:

D2D:D0

答案:D1共阴极七段数码管如图1所示，若要显示数字“5”，则译码器输出a~g应为：（

）。

A:1011011B:0100100C:1100011D:0011011

答案:1011011优先编码器的编码信号是相互排斥的，不允许多个编码信号同时有效。（）

A:错B:对

答案:错一个16选一的数据选择器，其地址输入（选择控制输入）端有（）个。

A:4B:16C:2D:1

答案:4采用奇校验，若传输的7位有效数据为“0110100”，则附加的监督码应该是1。（）

A:错B:对

答案:错用74HC85实现两个4位二进制数比较时，其级联输入A=B必须接低电平。（）

A:错B:对

答案:错

第六章单元测试

从电路结构上来看，时序逻辑电路中一定含有（）。

A:触发器B:译码器C:编码器D:加法器

答案:触发器如果构成时序逻辑电路的所有触发器都受同一个时钟的控制，则该电路是（）时序逻辑电路。

A:米里型B:摩尔型C:同步D:异步

答案:同步触发器处于正常的稳定状态时，Q和的状态应该（）。

A:相同B:相反C:都等于0D:都等于1

答案:相反下面列出的不同电路结构的触发器中，（）触发器抗干扰能力最强。

A:同步B:电平C:主从D:边沿

答案:边沿采用VerilogHDL描述一个由时钟信号CLK上升沿触发的触发器时，过程语句应该是：always@（）。

A:negedgeCPB:posedgeCPC:negedgeCLKD:posedgeCLK

答案:posedgeCLK对于JK触发器，当时钟有效时，J、K的取值为（）时触发器的状态会发生翻转。

A:0，1B:1，1C:0，0D:1，0

答案:1，1各种逻辑功能的触发器中，只有（）触发器有约束条件。

A:JKB:TC:DD:RS

答案:RS如果一个时序逻辑电路有24个有效状态，则设计电路时最少需要（）个触发器。

A:6B:4C:12D:5

答案:5时钟有效情况下，如果T触发器的输入端等于0，则触发器的状态会发生翻转。（）

A:错B:对

答案:错写时序逻辑电路的输出方程时，触发器的次态一定不会出现在方程中。（）

A:错B:对

答案:对

第七章单元测试

74LS373有3种工作方式，分别是透明方式，锁存方式和高阻方式。（）。

A:错B:对

答案:对下列哪个芯片是异步计数器?（）

A:74LS160B:74LS192C:74LS161D:74LS290

答案:74LS290常见的反馈预置数法包括（）。

A:预置为最大数方式B:预置为0方式C:预置为中间数方式D:预置为最小数方式

答案:预置为最大数方式；预置为0方式；预置为中间数方式；预置为最小数方式采用74LS163设计100进制计数器，至少需要（）片级联。

A:3B:5C:4D:2

答案:2采用n个D触发器设计环形计数器时，可以实现（）进制环形计数器。

A:2nB:nC:n2D:2n

答案:n顺序脉冲发生器能够按照一定的时间次序发出控制脉冲，也称为节拍脉冲发生器。（）

A:对B:错

答案:对如下图所示，采用74LS161芯片，电路实现的是（

）进制计数器。

A:10B:12C:5D:8

答案:10如下图所示，采用74