微电子概论试题（4）答案

第1页共6页“微电子概论”试题（四）答案1.(20分)名词解释(1)空穴：由于热激发，价键中有一部分价电子因为具有较大的热运动能量，能冲破共价键的束缚成为一个自由电子，同时在该共价键上留下了一个电子空位，其作用等效为一个带正电荷的“粒子”，称为空穴。从能带角度，上述产生载流子的过程相当于是价带中价电子具有足够能量越过禁带到达导带成为自由电子，价带中缺少一个价电子等效为一个空穴(2)漂移电流与扩散电流：半导体内部存在电场时，带电载流子在电场作用下进行漂移运动，形成的电流称为漂移电流。如果不存在电场，但是带电载流子存在浓度梯度，在浓度梯度作用下产生载流子扩散运动，也会形成电流，称之为扩散电流。(3)双极晶体管的基区输运系数：处于正向放大偏置状态的双极晶体管，注入到基区的少子电流中，能够通过基区传输到集电结的电流所占的比例称为基区输运系数。(4)MOSFET器件的沟道调制效应：沟道夹断后，随着VDS的进一步增大，夹断点不断向源端移动。由于夹断点与源之间电位差保持VDsat不变，如果原始沟道不是很长，则随着夹断点向源端移动，有效沟道长度Leff将会变小，使得漏极电流IDS略有增加，这种情况称为沟道调制效应。(5)FINFET器件：常规MOSFET器件是一种平面结构器件，而FinFET中沟道区域凸起，三面均被栅极包裹，形状类似鱼的鳍，因此又称为鳍形场效应晶体管(6)SOC与SIP：SOC是systemonchip的缩写，代表系统芯片，表示在单个芯片上实现系统的功能。SIP是systeminpackage的缩写，表示系统级封装，就是将多种功能芯片，包括处理器、存储器、FPGA等功能芯片集成在一个封装内，实现一个电路系统的完整功能。(7)分布式互连线模型：在电路分析中，把一段互连线分割成若然小段，每段互连线的电气参数分别采用集总模型来表征，把这若干级联之后形成的模型看做一个分布式系统，从而形成互连线的分布式模型，这种互连线参数表征方法称之为分布式互连模型。(8)闩锁效应：如图所示的CMOS电路结构，NMOS管的源极、p型衬底与n阱之间构成寄生横向npn晶体管；PMOS管的源极、n阱与p型衬底之间构成寄生横向pnp晶体管。考虑p型衬底电阻与n阱电阻，其等效电路如图（b）所示。如果由于某种原因使两个晶体管进入有源区工作，该电路会形成很强的正反馈。会使寄生双极晶体管流过大电流，致使电路无法正常工作，这一现象称做闩锁效应。(9)SoC与IP：SoC，在一个芯片上完成系统级的集成，SoC是一个复杂的集成电路，它把一个完整的最终产品中的主要功能模块集成到一块单一芯片内，通常含有一个或多个微处理器（CentralProcessingUnit，CPU），也可能增加一个或多个DSP（DigitalSignalProcessing）核，以及多个或几十个外围的特殊功能模块和一定规模的存储器（ROM/RAM）模块，这些功能模块作为IP（IntellectualProperty）核，通过复用设计技术，组合在一起，自成一个体系，并能够独立工作。IP，是满足特定规范，并能在设计中复用的功能模块。(10)BIST与DFT：BIST，内建自测试（BuildInSelfTest，BIST）芯片内部自建测试电路，完成电路的测试。DFT，DesignForTest，可测性设计，为了完成集成电路加工后的测试，对电路做的测试相关设计，通常包括可观察性设计和可控制性设计。可观察性设计是指通过监测芯片输出信号变化，从而推断芯片内部节点的“0”“1”。可控制性设计是指通过控制芯片的输入信号变化，从而改变芯片内部节点的“0”“1”值。当前可测性技术多数采用扫描链技术实现。2.(10分)(1)理想pn结单向导电性有什么特点？(2)实际pn结直流I-V特性与理想pn结I-V特性有哪些差别？(3)哪些非理想因素导致实际pn结直流I-V特性与理想pn结I-V特性的差别？（只要说明导致特性差异的因素，不要求解释。）答：(1)理想pn结单向导电性表现为正向电流随着正偏电压的增加急剧增加，而反向电流很小，并且随着反偏电压绝对值的增加，反向电流基本不变。(2)实际的pn结反偏情况下不会出现“饱和”，随着反偏电压绝对值的增加，反向电流缓慢增加。正偏情况下只是在中等电流范围实际电流基本与理想模型电流一致。小电流范围，实际电流大于理想电流。较大电流范围，实际电流小于理想电流。此外在较小和较大电流范围，实际电流随正偏电压增加的趋势小于理想情况。(3)实际的pn结反偏情况下电流大于理想电流，并且不会出现“饱和”，是因为势垒区实际存在产生电流。正偏情况势垒区实际存在复合电流，使得正偏小电流范围，实际电流大于理性模型电流。正偏大电流情况下不再满足理想模型的“小注入”条件，出现大注入效应，导致正偏大电流情况下实际电流小于理想模型电流。3.(10分)(1)双极晶体管特征频率与晶体管结构参数的关系如下式所示，说明分母括号中四项分别描述什么因素的作用？fT≈(2)结合上述表达式，说明提高双极晶体管特征频率的主要技术途径答：(1)fT表达式分母中四项分别描述的是τe、τb、τd和τc，分别表示发射结势垒电容充放电时常数、基区渡越时间、集电结渡越时间和集电结势垒电容充放电时常数，(τe＋τb＋τd＋τc)为总延迟时常数，或称为总渡越时间。(2)提高晶体管特征频率fT的主要途径是减小各个时常数，包括：(a)减小基区宽度，以减小基区渡越时间τb。(b)减小发射结面积AE和集电结面积AC，可以减小发射结和集电结势垒电容，从而减小时常数间τe和τc。(c)减小集电区串联电阻RC，也可减小τc。4(10分)(1)对于衬底为P-Si的增强型n沟MOS晶体管结构，栅源之间电压从0开始不断增大，直到形成导电沟道，P型Si表面状态的变化经历哪几个阶段？(2)由此说明阈值电压对应什么电压？答：(1)随着栅源之间电压VGS>0，将经历下述几个阶段：①耗尽：栅极加一个小的正向电压，使VGS>0，在栅氧化层中产生一垂直电场，使得栅氧化层下面的p型衬底表面带正电的空穴被排斥离开表面，导致表面处空穴密度远低于衬底内部的空穴密度，表面形成载流子耗尽区。②弱反型：随着VGS的增加，垂直电场增强。栅氧化层下方的p型衬底表面的空穴进一步被排斥，更多的电子被吸引到表面，可能造成表面处电子浓度大于空穴浓度的情况，使栅氧化层下面的衬底表面出现反型层，即从原来的p型开始转变为n型。③强反型：随着VGS的增加，使得表面反型层中电子浓度等于衬底中的多子浓度，则称为强反型。(2)表面处的强反型n型薄层就在表面形成导电沟道。因此将这时在栅极上所加的电压称为MOS晶体管的阈值电压，记为VT。5.(10分)(1)说明离子注入掺杂工艺的原理。(2)为什么现代CMOS集成电路中主要采用离子注入工艺而不是扩散工艺用。答：(1)离子注入工艺是首先将杂质元素的原子经离化后变成带电的杂质离子，再使其在强电场下加速，获得较高的能量后直接轰击到半导体基片中(称为靶片)，最后经过退火，使杂质激活，在半导体片内形成一定的杂质分布。(2)由于离子注入掺杂的下述几个优于扩散工艺的特点，使得其在集成电路中得到广泛应用：(a)可以在较低温度下(400℃)进行，减少了晶圆的高温处理次数。(b)通过控制注入工艺的电学条件(电流、电压)可精确控制浓度和结深。(c)可以在较大面积上形成薄而均匀的掺杂层。同一晶片上杂质不均匀性优于1％，且横向掺杂比热扩散小得多。(d)控制离子束的扫描区域，可实现选择注入，并进而发展为一种无掩膜掺杂技术。6.(10分)图1是pn结隔离工艺中功率npn晶体管版图和剖面图(1)在版图上标识出晶体管埋层、隔离、基区、发射区四个层次。(2)在剖面图中标识出晶体管基区、发射区和集电区区域，以及基极、发射极和集电极。(3)发射区为什么采用多根条状图形并联？根据什么因素确定发射区条的数目、每个发射区条的长度和宽度（不需要解释）？图1答：(1)(2)见下图(3)由于存在电流集边效应，为了满足IE较大的要求，同时防止出现大注入效应，发射区边缘长度应足够长。为了保证频率特性，AE应尽量小，综合考虑这两个因素，要求发射区图形周长面积比应尽量大，为此，长条形发射区图形是较好的选择。由于发射极条长方向也会产生压降，使得单根发射极条最长条长受到限制，因此功率器件都采用多根较短发射极条并联的方式。发射极条宽按照光刻工艺水平决定的设计规则；根据工作电流以及单位条长允许通过的电流值确定总条长；再根据单根发射极条两端电压差不大于26mV确定单根条长，则根据要求的总条长与单根条长就可以确定发射极条的数目。7.(10分)假设采用某CMOS工艺，其反相器的尺寸比为LP＝LN，（WP/WN）＝2.5，设计2输入或非门，使其最差情况下驱动能力与反相器相同，计算该或非门晶体管尺寸L，绘制其电路图和对应的版图。答：LNor=LPor=LN，WPor/WNor=5，WNor=WN8.(10分)分析图2动态电路功能，结合时序图说明其工作过程。图2动态电路结构答：图2（a）所示电路的工作过程分为预充和求值两个阶段。在预充阶段，时钟Φ为0，时钟控制的PMOS管导通，将输出Y初始化为高电平。在求值阶段，时钟Φ为1时，PMOS管关闭，NMOS导通，此时，NMOS管组成的下拉网络起作用，通过放电将输出端拉至低电平。9.(10分)根据图3存储器电路，分析其工作原理，说明如何向该存储器写入数据“1”。图3SRAM存储单元电路答：图3存储器电路6管CMOSSRAM的存储单元。VM1～VM4构成两个交叉耦合的双稳态电路，进行数据锁存。VM5、VM6为驱