【可选频率倍乘的时钟缓冲器的原理设计案例2000字】

可选频率倍乘的时钟缓冲器的原理设计案例每种电子系统所需要的时钟缓冲器电路的性能参数、电路结构差别很大。缓冲器不对输入的值执行任何运算，其输出的值和输入的值相同。常规缓冲器一般用高电平、低电平、高阻态读/写控制电路来接受相应控制信号，目的是为了控制数据的输入与输出。三态门决定三态缓冲器的数据传输方向，所以三态数据缓冲器可以用做数据输入与输出的通道。带缓冲器的门电路还有较多的优点，例如输出波形对称性较好、交流电压增益较大、输入电容小等等。但是，附加缓冲级之后传输延迟增长的缺点也随之而来。由此看来，带缓冲器的门电路更适合在高速电路系统应用。在实际电路中，时钟缓冲器最常见的用处是负责寄存数据。本章主要阐述时钟缓冲器器的基本工作原理及常见的时钟缓冲器种类。1.1时钟缓冲器理论分析缓冲器，有输入和输出缓冲器之分，亦称缓冲寄存器，具有3状态输出功能。但是由最基本的电路构成的门电路会有抗干扰性能差、对称性相对欠缺等缺点，为了优化这些缺点，一般会在电路的输出或输入级添加反相器，作为其缓冲器级，或将反相器同时添加到输出或输入级。将由缓冲器构成的门电路称为带缓冲器的门电路。输入缓冲器用于保存数据。对于输出缓冲器，其作用是保持数据，可以暂时保留由处理器向外围设备发送的数据。图图1.1缓冲器的基本原理缓冲器不是一种模拟元件而是一种数字元件，一般缓冲器分为常规缓冲器和三态缓冲器两类。其输出的值和输入的值相同且它不对它的输入值做任何运算，在电路设计中起着非常重要的作用。对于传统的缓冲器来说，其一般用于将电流流向上一级的电路且直接输出。对于三态缓冲器来说，其除了具备上述功能外还具有一个通向输入端的选项卡，此选项卡用E表示。其工作机制是当E=0或1时，对应不同的输出值。当E=1时，选通，其输入直接送到输出；当E=0，缓冲器截止，输入任何值，输出总是呈现高阻态，高阻态用Z表示，能将电流降到足够低，从而缓冲器的输出不与任何端口相连接。1.2频率倍增器理论分析目前一般的倍频器采用数字电路和模拟电路相结合的PLL。该电路主要有以下缺点：（1）对于频率转换信号来说，当其频率的变化率较大时，频率转换信号的跟踪精度较低，尤其是当输入信号的频率变化大时，环路被恒定地调整，输出频率变得不再那么稳定，因此产生跟踪误差。（2）在频率较低的情况下，对于较慢的捕捉突变信号的速度来说，倍频器不能很好地锁定输入信号，导致输出信号频率不稳定，因而倍频器在较低的频率下不能很好地工作。（3）环路向跟踪信号提供一定的相位差，从而引起误差。综合以上的描述，此类倍频器存在以下缺点：不能对低频信号进行很好的倍频，对于频率转换信号的频率变化率较大时的跟踪不能很精确，不能精确完成对高速信号的频率捕获以及准确定位。例如，涡轮发电机的震动监视、故障诊断中，在启动时的旋转数低，旋转数的变化较大的情况下，倍频器中跟踪滤波器的预置频率和A/D转换器的取样会控制时机，涡轮发电机不能进行震动监视、故障诊断。因此，设计出一种简单的倍频电路，并对其进行改进，设计了一种低频高精度的全数字倍频器。图1.图1.2数字倍频器原理图图1.2的全数字倍频器产生等距的输出脉冲，其误差源主要是舍去M/N余数后产生的误差。在输入周期T内，对于FC，时钟脉冲计数为M,M/N，在下一个周期中生成N个输出脉冲。脉冲间隔由前一个触发时段确定，累计计数器的计数值为M，在周期结束时，计数值被除N后预置到除法器，再由它对时钟Fc分频得到输出脉冲，即：M=ffout输出脉冲最大频率为fout最大可能的相对误差为Emax相对误差可能与N有关，N越大，相对误差越大。每个输入周期最多可有N个输出脉冲，最大可接受的相对误差应该小于等于1/N，有N−1M−即：M≥N将式(2-5)代入式(2-6)，可得fc此时需要有一个很高的时钟频率fc来确保输出信号的相对频率误差小于限定值。需要强调的是，输入周期内的误差是积累的。若上式符合条件，在每个输入周期内会产生确定的输出脉冲输出。其相对误差随时间的增长而增大。图图1.3N=8数字倍频器脉冲分布图稳态时输入信号的固定频率为fin，输出信号位图1.3（b）所示信号重复，此输出信号可看为理想信号与频率为fin，幅度∝M/N的余数的单级锯齿波线性相位调制的结果。当最大误差较小时，周期输出信号的离散型频谱包括在理想频率Nfm以及其谐波处有大尖峰出现。由于调制效应，大量其它峰尖在主峰尖的两边出现。忽略小数部分，主峰尖的幅度减小。对于改进型倍频器，将数字倍频器的任意信号整形，转换为与输入信号频率Fs相同的方波，现要求对其进行K倍频，设置一时钟频率为Fx的标准时钟信号，可采用分频器对其时钟信号分频。图图1.4数字倍频器原理框图假设分频系数为N，此分频系数由数计数器提供，输出频率Fo为Fx的1/N：Fo在不考虑误差影响下，输入的时